JPH09167127A - ハードウェアとソフトウェアの間でのデータ転送を調整するための方法及び装置 - Google Patents
ハードウェアとソフトウェアの間でのデータ転送を調整するための方法及び装置Info
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- JPH09167127A JPH09167127A JP8195276A JP19527696A JPH09167127A JP H09167127 A JPH09167127 A JP H09167127A JP 8195276 A JP8195276 A JP 8195276A JP 19527696 A JP19527696 A JP 19527696A JP H09167127 A JPH09167127 A JP H09167127A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
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- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Multi Processors (AREA)
- Computer And Data Communications (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【課題】 セマフォア機構の使用によってコンピュータ
・システム内のハードウェアとソフトウェアの間でのデ
ータ転送を調整する方法及び装置を提供する。 【解決手段】 データ記述子リング中にエントリを準備
することによってデータ・パケットが待ち行列に入れら
れると、ソフトウェアは、ハードウェアからアクセス可
能な所定の記憶位置の第１記憶フィールドに記述子エン
トリ番号を提供する。ハードウェアは、記憶位置の第２
記憶フィールドに記述子エントリ番号を書き込むことに
よって、完了したトランザクションを反映する。処理す
べき追加のデータがあるかどうか判定するため、ハード
ウェアは、第１記憶フィールドの内容を第２記憶フィー
ルドの内容と比較する。内容が等しい場合、対応するリ
ングまたはチャネルはデータが空で、追加のデータを処
理する必要はない。内容が等しくない場合、ハードウェ
アは提供された記述子の表すデータを処理し続ける。
・システム内のハードウェアとソフトウェアの間でのデ
ータ転送を調整する方法及び装置を提供する。 【解決手段】 データ記述子リング中にエントリを準備
することによってデータ・パケットが待ち行列に入れら
れると、ソフトウェアは、ハードウェアからアクセス可
能な所定の記憶位置の第１記憶フィールドに記述子エン
トリ番号を提供する。ハードウェアは、記憶位置の第２
記憶フィールドに記述子エントリ番号を書き込むことに
よって、完了したトランザクションを反映する。処理す
べき追加のデータがあるかどうか判定するため、ハード
ウェアは、第１記憶フィールドの内容を第２記憶フィー
ルドの内容と比較する。内容が等しい場合、対応するリ
ングまたはチャネルはデータが空で、追加のデータを処
理する必要はない。内容が等しくない場合、ハードウェ
アは提供された記述子の表すデータを処理し続ける。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にコンピュー
タ・システムの分野に関し、詳細には、コンピュータ・
システムのハードウェアとソフトウェアの間でのデータ
転送を調整するための方法及び装置に関する。
タ・システムの分野に関し、詳細には、コンピュータ・
システムのハードウェアとソフトウェアの間でのデータ
転送を調整するための方法及び装置に関する。
【０００２】
【従来の技術】適切に機能するコンピュータ・システム
は、一般に共用メモリ及びその他の共用資源に対する順
序立ったアクセスを保証する機構を提供する。それが必
要なのは、データが同時に２台またはそれ以上のプロセ
ッサによって変更されるのを防止するためである。所有
権を指定し、共用資源を書込みのために所有するプロセ
ッサを示すために、セマフォアと呼ばれる二進変数がし
ばしば使用される。セマフォアとは、典型的には２台の
プロセッサ間で使用される、ある記憶位置に記憶される
ソフトウェアで制御されるフラグである。
は、一般に共用メモリ及びその他の共用資源に対する順
序立ったアクセスを保証する機構を提供する。それが必
要なのは、データが同時に２台またはそれ以上のプロセ
ッサによって変更されるのを防止するためである。所有
権を指定し、共用資源を書込みのために所有するプロセ
ッサを示すために、セマフォアと呼ばれる二進変数がし
ばしば使用される。セマフォアとは、典型的には２台の
プロセッサ間で使用される、ある記憶位置に記憶される
ソフトウェアで制御されるフラグである。
【０００３】規約により、セマフォアが０に等しいとき
は、所定のプロセッサが共用資源を書込みのために所有
しており、したがってその共用資源は他のプロセッサが
書込みのために使用できないことを意味する。セマフォ
アが１に等しいときは、共用メモリの所有権が要求する
プロセッサに引き渡される。同じメモリ・セグメントを
共用するプロセッサは、その共用メモリ・セグメントか
らの読取り中に所有権を示すためにセマフォア・ハンド
シェークを必要としない。セマフォア・ハンドシェーク
が必要なのは、それらのプロセッサがその共用メモリ・
セグメントへの書込みを意図する場合だけである。ある
プロセッサが共用メモリ・セグメントの所有権を獲得す
ると、その処理を行い、共用メモリ・セグメントを更新
し、その後でセマフォア・ビットを０から１または１か
ら０にトグルしてその所有権を放棄する。
は、所定のプロセッサが共用資源を書込みのために所有
しており、したがってその共用資源は他のプロセッサが
書込みのために使用できないことを意味する。セマフォ
アが１に等しいときは、共用メモリの所有権が要求する
プロセッサに引き渡される。同じメモリ・セグメントを
共用するプロセッサは、その共用メモリ・セグメントか
らの読取り中に所有権を示すためにセマフォア・ハンド
シェークを必要としない。セマフォア・ハンドシェーク
が必要なのは、それらのプロセッサがその共用メモリ・
セグメントへの書込みを意図する場合だけである。ある
プロセッサが共用メモリ・セグメントの所有権を獲得す
ると、その処理を行い、共用メモリ・セグメントを更新
し、その後でセマフォア・ビットを０から１または１か
ら０にトグルしてその所有権を放棄する。
【０００４】あるコンピュータ・システム内でデータを
転送するとき、ハードウェアとソフトウェアの間の調整
は、従来、記述子リング中のＯＷＮビットを使用して、
リング上の各記述子の現在の所有権を示す、セマフォア
機構を使用して行っていた。記述子リングとは、循環式
に配列された複数のエントリ（たとえば１〜Ｎ）を有す
るデータ構造である。記述子リング内の各エントリの内
容が記述子と呼ばれる。典型的な記述子は、セグメント
化ページ編成によるページ・テーブル・アドレスのベー
ス、あるいはセグメント・レジスタ編成によるブロック
・ベース・アドレスを提供するベース・アドレス・フィ
ールドを含んでいる。各記述子は、そのエントリをハー
ドウェアが所有する場合は「１」に、またソフトウェア
が所有する場合は「０」に設定されるビットを含んでお
り、このビットが「ＯＷＮ」ビットと呼ばれる。記述子
の所有者は、その記述子を更新したとき所有権を解放す
る責任がある。すなわち、ソフトウェアが伝送パケット
のポスティングを完了したとき、ＯＷＮビットを１に設
定し、ハードウェアがパケットの伝送を完了したとき、
ＯＷＮビットをクリアする。
転送するとき、ハードウェアとソフトウェアの間の調整
は、従来、記述子リング中のＯＷＮビットを使用して、
リング上の各記述子の現在の所有権を示す、セマフォア
機構を使用して行っていた。記述子リングとは、循環式
に配列された複数のエントリ（たとえば１〜Ｎ）を有す
るデータ構造である。記述子リング内の各エントリの内
容が記述子と呼ばれる。典型的な記述子は、セグメント
化ページ編成によるページ・テーブル・アドレスのベー
ス、あるいはセグメント・レジスタ編成によるブロック
・ベース・アドレスを提供するベース・アドレス・フィ
ールドを含んでいる。各記述子は、そのエントリをハー
ドウェアが所有する場合は「１」に、またソフトウェア
が所有する場合は「０」に設定されるビットを含んでお
り、このビットが「ＯＷＮ」ビットと呼ばれる。記述子
の所有者は、その記述子を更新したとき所有権を解放す
る責任がある。すなわち、ソフトウェアが伝送パケット
のポスティングを完了したとき、ＯＷＮビットを１に設
定し、ハードウェアがパケットの伝送を完了したとき、
ＯＷＮビットをクリアする。
【０００５】ＯＷＮビット・セマフォア機構を使用する
と、ハードウェアが１つのトランザクションを完了する
たびにＯＷＮビットをクリアするため記述子に書き戻し
を行わなければならないため、各トランザクションに大
きなオーバーヘッドが課される。ただ１本のチャネルを
使用する典型的な伝送システムでは、そのチャネル用に
この記述子リングを１個使用する。しかし、非同期転送
モード（ＡＴＭ）プロトコルを使用するシステムでは、
多数のチャネルを使用するため、そのオーバーヘッドが
倍加され、トランザクションのオーバーヘッドによって
課される問題に対する典型的な解決策は容易に拡張でき
ない。
と、ハードウェアが１つのトランザクションを完了する
たびにＯＷＮビットをクリアするため記述子に書き戻し
を行わなければならないため、各トランザクションに大
きなオーバーヘッドが課される。ただ１本のチャネルを
使用する典型的な伝送システムでは、そのチャネル用に
この記述子リングを１個使用する。しかし、非同期転送
モード（ＡＴＭ）プロトコルを使用するシステムでは、
多数のチャネルを使用するため、そのオーバーヘッドが
倍加され、トランザクションのオーバーヘッドによって
課される問題に対する典型的な解決策は容易に拡張でき
ない。
【０００６】さらに、こうした従来システムのハードウ
ェアは、ソフトウェアが伝送すべきパケットをポストし
たかどうか定期的に照合しなければならない。これは通
常、メモリにポーリングしてＯＷＮビットの状況を判定
することによって行う。しかし、こうしたメモリへの訪
問は、ソフトウェアがどのエントリもポストしていず、
したがってＯＷＮビットが設定されていないことがある
ので、無駄である。その結果、ソフトウェアが伝送すべ
きパケットをポストし、ＯＷＮビットを設定することに
よってこのタスクの完了を指示するまで、ハードウェア
はメモリへのポーリングを続けなければならない。ポー
リングが必要であると、そうでなければ同じシステムを
共用する他の装置が使用できるはずの入出力システムの
帯域幅が減少する。
ェアは、ソフトウェアが伝送すべきパケットをポストし
たかどうか定期的に照合しなければならない。これは通
常、メモリにポーリングしてＯＷＮビットの状況を判定
することによって行う。しかし、こうしたメモリへの訪
問は、ソフトウェアがどのエントリもポストしていず、
したがってＯＷＮビットが設定されていないことがある
ので、無駄である。その結果、ソフトウェアが伝送すべ
きパケットをポストし、ＯＷＮビットを設定することに
よってこのタスクの完了を指示するまで、ハードウェア
はメモリへのポーリングを続けなければならない。ポー
リングが必要であると、そうでなければ同じシステムを
共用する他の装置が使用できるはずの入出力システムの
帯域幅が減少する。
【０００７】
【発明が解決しようとする課題】したがって、メモリを
ポーリングする必要及びＯＷＮビットをクリアする必要
をなくし、それによってトランザクションのオーバーヘ
ッドと処理時間を減少させ、記述子リングの効率的使用
により、コンピュータ・システムのハードウェアとソフ
トウェアの間でのデータ転送を調整するための方法及び
装置が、当技術分野で必要とされている。
ポーリングする必要及びＯＷＮビットをクリアする必要
をなくし、それによってトランザクションのオーバーヘ
ッドと処理時間を減少させ、記述子リングの効率的使用
により、コンピュータ・システムのハードウェアとソフ
トウェアの間でのデータ転送を調整するための方法及び
装置が、当技術分野で必要とされている。
【０００８】
【課題を解決するための手段】セマフォア機構の使用に
よって、コンピュータ・システムのハードウェアとソフ
トウェアの間でのデータ転送を調整する方法及びシステ
ムを開示する。データ記述子リング中であるエントリを
準備することによってデータ・パケットを待ち行列に入
れるとき、ソフトウェアは、その記述子エントリ番号
を、ハードウェアからアクセス可能な所定の記憶位置の
第１の記憶フィールドに供給する。ハードウェアは記憶
位置の第２の記憶フィールドにその記述子エントリ番号
を書き込むことにより、それが完了したトランザクショ
ンを反映する。処理すべきデータがさらにあるかどうか
判定するため、ハードウェアは第１記憶フィールドの内
容と第２記憶フィールドの内容を比較する。両方の記憶
フィールドの内容が等しい場合、対応するリングまたは
チャネルはデータが空になっており、さらにデータを処
理する必要はない。この条件の下で、対応するチャネル
は休眠（スリープ）に入り、ソフトウェアがその記憶位
置の第１記憶フィールドに別の記述子エントリ番号を供
給したことを示すコマンドによって覚醒されるまで休眠
を続ける。両方の記憶フィールドの内容が等しくない場
合、ハードウェアは供給された記述子で表されるデータ
の処理を続ける。本発明はデータを処理すべきかどうか
判定するためにメモリをポーリングする必要をなくす
る。本発明はまた、ＯＷＮビットをクリアする必要もな
くし、それによってトランザクションのオーバーヘッド
と処理時間を減少させる。
よって、コンピュータ・システムのハードウェアとソフ
トウェアの間でのデータ転送を調整する方法及びシステ
ムを開示する。データ記述子リング中であるエントリを
準備することによってデータ・パケットを待ち行列に入
れるとき、ソフトウェアは、その記述子エントリ番号
を、ハードウェアからアクセス可能な所定の記憶位置の
第１の記憶フィールドに供給する。ハードウェアは記憶
位置の第２の記憶フィールドにその記述子エントリ番号
を書き込むことにより、それが完了したトランザクショ
ンを反映する。処理すべきデータがさらにあるかどうか
判定するため、ハードウェアは第１記憶フィールドの内
容と第２記憶フィールドの内容を比較する。両方の記憶
フィールドの内容が等しい場合、対応するリングまたは
チャネルはデータが空になっており、さらにデータを処
理する必要はない。この条件の下で、対応するチャネル
は休眠（スリープ）に入り、ソフトウェアがその記憶位
置の第１記憶フィールドに別の記述子エントリ番号を供
給したことを示すコマンドによって覚醒されるまで休眠
を続ける。両方の記憶フィールドの内容が等しくない場
合、ハードウェアは供給された記述子で表されるデータ
の処理を続ける。本発明はデータを処理すべきかどうか
判定するためにメモリをポーリングする必要をなくす
る。本発明はまた、ＯＷＮビットをクリアする必要もな
くし、それによってトランザクションのオーバーヘッド
と処理時間を減少させる。
【０００９】
【発明の実施の形態】図１に、本発明のデータ転送調整
の方法及び装置を使用したＡＴＭネットワーク・インタ
ーフェース回路を組み込んだ例示的コンピュータ・シス
テム・ネットワークを示す。コンピュータ・システム・
ネットワーク１０は、１個または複数のＡＴＭネットワ
ーク・インタアーフェース回路（ＮＩＣ）１２を組み込
んだホスト・コンピュータ・システム（図示せず）を含
んでいる。ＮＩＣ１２には、ローカルＡＴＭ変換機１４
を介して公衆ＡＴＭ交換機１６に結合させ、ネットワー
ク１０に結合されたホスト・コンピュータ・システム間
での非同期データ転送を可能にする。あるいは、ＮＩＣ
１２を公衆ＡＴＭ交換機１６に直接結合することもでき
る。図１に示すように、コンピュータ・システム・ネッ
トワーク１０はまた、ローカル・エリア・ネットワーク
（「ＬＡＮ」）エミュレーション１５の使用を取り入れ
るコンピュータ・システムを含むこともある。このＬＡ
Ｎエミュレーション１５は、Ｅｔｈｅｒｎｅｔやトーク
ン・リング・ネットワーク１７などＡＴＭネットワーク
を支持フレームワークとして使用する他のネットワーク
を接続するためのゲートウェイとして働く。
の方法及び装置を使用したＡＴＭネットワーク・インタ
ーフェース回路を組み込んだ例示的コンピュータ・シス
テム・ネットワークを示す。コンピュータ・システム・
ネットワーク１０は、１個または複数のＡＴＭネットワ
ーク・インタアーフェース回路（ＮＩＣ）１２を組み込
んだホスト・コンピュータ・システム（図示せず）を含
んでいる。ＮＩＣ１２には、ローカルＡＴＭ変換機１４
を介して公衆ＡＴＭ交換機１６に結合させ、ネットワー
ク１０に結合されたホスト・コンピュータ・システム間
での非同期データ転送を可能にする。あるいは、ＮＩＣ
１２を公衆ＡＴＭ交換機１６に直接結合することもでき
る。図１に示すように、コンピュータ・システム・ネッ
トワーク１０はまた、ローカル・エリア・ネットワーク
（「ＬＡＮ」）エミュレーション１５の使用を取り入れ
るコンピュータ・システムを含むこともある。このＬＡ
Ｎエミュレーション１５は、Ｅｔｈｅｒｎｅｔやトーク
ン・リング・ネットワーク１７などＡＴＭネットワーク
を支持フレームワークとして使用する他のネットワーク
を接続するためのゲートウェイとして働く。
【００１０】図２は、本発明の好ましい実施形態による
データ転送調整の方法及び装置を使用するＡＴＭ ＮＩ
Ｃ１２のアーキテクチャを示す簡略化した構成図であ
る。ＡＴＭ ＮＩＣ１２は、ＡＴＭプロトコルに従って
動作するネットワーク媒体４０にシステム・バス３８を
介して結合された、ホスト・コンピュータ・システム４
８とのインターフェースをとる。
データ転送調整の方法及び装置を使用するＡＴＭ ＮＩ
Ｃ１２のアーキテクチャを示す簡略化した構成図であ
る。ＡＴＭ ＮＩＣ１２は、ＡＴＭプロトコルに従って
動作するネットワーク媒体４０にシステム・バス３８を
介して結合された、ホスト・コンピュータ・システム４
８とのインターフェースをとる。
【００１１】図のＡＴＭ ＮＩＣ１２は、システム・バ
ス・インターフェース２０、汎用入出力（ＧＩＯ，Ｇｅ
ｎｅｒｉｃ Ｉ／Ｏ）インターフェース２４、システム
／ＡＴＭ層コア２２、ローカル・スレーブ・インターフ
ェース２６、送信（ＴＸ）ＦＩＦＯ２８、受信（ＲＸ）
ＦＩＦＯ３０、媒体インターフェース３２、外部バッフ
ァ・メモリ・インターフェース３４、及びクロック合成
回路３６を含む。
ス・インターフェース２０、汎用入出力（ＧＩＯ，Ｇｅ
ｎｅｒｉｃ Ｉ／Ｏ）インターフェース２４、システム
／ＡＴＭ層コア２２、ローカル・スレーブ・インターフ
ェース２６、送信（ＴＸ）ＦＩＦＯ２８、受信（ＲＸ）
ＦＩＦＯ３０、媒体インターフェース３２、外部バッフ
ァ・メモリ・インターフェース３４、及びクロック合成
回路３６を含む。
【００１２】ＮＩＣ１２の要素２０〜３６は、全体で協
働して、多数の帯域幅グループに動的に割り振られる多
数のチャネルを介してホスト・コンピュータ４８とネッ
トワーク中の他のコンピュータの間でデータを転送する
働きをする。ネットワーク・インターフェース回路１２
の諸要素は、全体としてホスト・コンピュータ・システ
ム４８のシステム・バス３８に結合された多重チャネル
・インテリジェント直接メモリ・アクセス（ＤＭＡ）制
御装置として働く。好ましい実施形態では、多数の送信
チャネル及び受信チャネルが、全二重１５５／６２２Ｍ
ｂｐｓ物理リンクを利用した仮想接続としてサービスを
受ける。外部バッファ・メモリ・インターフェース３４
を介して外部バッファ・メモリ４２に通じるシステム・
バス３８上の異なるチャネルに予約された多数のデータ
・パケットが、システム／ＡＴＭ層コア２２によって送
信セルにセグメント化されて媒体インターフェース３２
を介して媒体４０に送信される。コア２２はまた受信し
たセルを再アセンブルしてパケットにするのを助ける、
再アセンブル論理回路も含んでいる。
働して、多数の帯域幅グループに動的に割り振られる多
数のチャネルを介してホスト・コンピュータ４８とネッ
トワーク中の他のコンピュータの間でデータを転送する
働きをする。ネットワーク・インターフェース回路１２
の諸要素は、全体としてホスト・コンピュータ・システ
ム４８のシステム・バス３８に結合された多重チャネル
・インテリジェント直接メモリ・アクセス（ＤＭＡ）制
御装置として働く。好ましい実施形態では、多数の送信
チャネル及び受信チャネルが、全二重１５５／６２２Ｍ
ｂｐｓ物理リンクを利用した仮想接続としてサービスを
受ける。外部バッファ・メモリ・インターフェース３４
を介して外部バッファ・メモリ４２に通じるシステム・
バス３８上の異なるチャネルに予約された多数のデータ
・パケットが、システム／ＡＴＭ層コア２２によって送
信セルにセグメント化されて媒体インターフェース３２
を介して媒体４０に送信される。コア２２はまた受信し
たセルを再アセンブルしてパケットにするのを助ける、
再アセンブル論理回路も含んでいる。
【００１３】コア２２はさらに、それぞれがＡＴＭ Ｎ
ＩＣ１２によって支持されるチャネルの数に対応する、
複数の記憶位置５０ａ〜５０ｍを含む記憶ブロック４４
を含んでいる。記憶位置５０ａ〜５０ｍはそれぞれ、第
１記憶フィールド５２と第２記憶フィールド５４を含ん
でいる。比較回路５６が各記憶位置５０ａ〜５０ｍに結
合され、第１記憶フィールド５２の内容と第２記憶フィ
ールド５４の内容を比較するのに使用される。比較回路
５６の一例は排他的ＯＲゲートである。具体的には、記
憶位置５０ａは第１記憶フィールド５２ａと第２記憶フ
ィールド５４ａを含み、記憶位置５０ｍは第１記憶フィ
ールド５２ｍと第２記憶フィールド５４ｍを含んでい
る。記憶位置５０ａは比較回路５６ａに結合され、記憶
回路５６ａは、第１記憶フィールド５２ａの内容と第２
記憶フィールド５４ａの内容を比較するのに使用され
る。同時に、記憶位置５０ｍは比較回路５６ｍに結合さ
れ、比較回路５６ｍは第１記憶フィールド５２ｍの内容
と第２記憶フィールド５４ｍの内容を比較するのに使用
される。ここでは、記憶位置５０ａ〜５０ｍ、第１記憶
フィールド５２ａ〜５２ｍ、第２記憶フィールド５４ａ
〜５４ｍ、及び比較回路５６ａ〜５６ｍのそれぞれをま
とめて、記憶位置５０、第１記憶フィールド５２、第２
記憶フィールド５４、比較回路５６と称する。記憶位置
５０と比較回路５６は、以下で説明するように本発明の
教示に基づいてデータ転送を調整するのに使用される。
ＩＣ１２によって支持されるチャネルの数に対応する、
複数の記憶位置５０ａ〜５０ｍを含む記憶ブロック４４
を含んでいる。記憶位置５０ａ〜５０ｍはそれぞれ、第
１記憶フィールド５２と第２記憶フィールド５４を含ん
でいる。比較回路５６が各記憶位置５０ａ〜５０ｍに結
合され、第１記憶フィールド５２の内容と第２記憶フィ
ールド５４の内容を比較するのに使用される。比較回路
５６の一例は排他的ＯＲゲートである。具体的には、記
憶位置５０ａは第１記憶フィールド５２ａと第２記憶フ
ィールド５４ａを含み、記憶位置５０ｍは第１記憶フィ
ールド５２ｍと第２記憶フィールド５４ｍを含んでい
る。記憶位置５０ａは比較回路５６ａに結合され、記憶
回路５６ａは、第１記憶フィールド５２ａの内容と第２
記憶フィールド５４ａの内容を比較するのに使用され
る。同時に、記憶位置５０ｍは比較回路５６ｍに結合さ
れ、比較回路５６ｍは第１記憶フィールド５２ｍの内容
と第２記憶フィールド５４ｍの内容を比較するのに使用
される。ここでは、記憶位置５０ａ〜５０ｍ、第１記憶
フィールド５２ａ〜５２ｍ、第２記憶フィールド５４ａ
〜５４ｍ、及び比較回路５６ａ〜５６ｍのそれぞれをま
とめて、記憶位置５０、第１記憶フィールド５２、第２
記憶フィールド５４、比較回路５６と称する。記憶位置
５０と比較回路５６は、以下で説明するように本発明の
教示に基づいてデータ転送を調整するのに使用される。
【００１４】コア２２と媒体インターフェース３２の間
に結合されている送信ＦＩＦＯ２８と受信ＦＩＦＯ３０
は、それぞれ送信パケットの送信セル・ベイロード及び
受信パケットの受信セル・ベイロードをステージングす
るのに使用される。媒体インターフェース３２は、クロ
ック合成回路３６から供給されるクロック信号で駆動さ
れて、ネットワークの媒体４０にセルを送信しそれを受
信する。媒体は、したがって媒体インターフェース３２
は、ＡＴＭフォーラムＡｄＨｏｃ使用に記載されている
ような「ＡＴＭ用汎用テスト動作物理インターフェー
ス」（ＵＴＯＰＩＡ， Ｕｎｉｖｅｒｓａｌ Ｔｅｓｔ
ａｎｄ Ｏｐｅｒａｔｉｏｎｓ Ｐｈｙｓｉｃａｌ
Ｉｎｔｅｒｆａｃｅ ｆｏｒ ＡＴＭ）標準に合致する
ことが好ましい。ＵＴＯＰＩＡ仕様に合致するため、ク
ロック合成回路３６は、２０ＭＨｚまたは４０ＭＨｚの
クロック信号を供給して、媒体インターフェース３２
が、１５５Ｍｂｐｓのデータ・ストリームに対しては２
０ＭＨｚで、また６２２Ｍｂｐｓのデータ・ストリーム
に対しては４０ＭＨｚでバイト・ストリームをサポート
できるようにする。
に結合されている送信ＦＩＦＯ２８と受信ＦＩＦＯ３０
は、それぞれ送信パケットの送信セル・ベイロード及び
受信パケットの受信セル・ベイロードをステージングす
るのに使用される。媒体インターフェース３２は、クロ
ック合成回路３６から供給されるクロック信号で駆動さ
れて、ネットワークの媒体４０にセルを送信しそれを受
信する。媒体は、したがって媒体インターフェース３２
は、ＡＴＭフォーラムＡｄＨｏｃ使用に記載されている
ような「ＡＴＭ用汎用テスト動作物理インターフェー
ス」（ＵＴＯＰＩＡ， Ｕｎｉｖｅｒｓａｌ Ｔｅｓｔ
ａｎｄ Ｏｐｅｒａｔｉｏｎｓ Ｐｈｙｓｉｃａｌ
Ｉｎｔｅｒｆａｃｅ ｆｏｒ ＡＴＭ）標準に合致する
ことが好ましい。ＵＴＯＰＩＡ仕様に合致するため、ク
ロック合成回路３６は、２０ＭＨｚまたは４０ＭＨｚの
クロック信号を供給して、媒体インターフェース３２
が、１５５Ｍｂｐｓのデータ・ストリームに対しては２
０ＭＨｚで、また６２２Ｍｂｐｓのデータ・ストリーム
に対しては４０ＭＨｚでバイト・ストリームをサポート
できるようにする。
【００１５】この実施形態では、媒体インターフェース
３２は送信ＦＩＦＯ２８から、それぞれ４バイトのセル
・ヘッダと４８バイトのベイロードとを有する、５２バ
イトのデータ・セルを受け取る。媒体インターフェース
３２は、各セルのセル・ヘッダに５番目のバイトとして
チェックサムを挿入して、５３バイトのデータ・セルを
媒体４０に供給する。逆に媒体インターフェース３２が
媒体４０からセルを受け取るときは、各セルの５番目の
バイトのチェックサムを検査して、チェックサムが正し
いかどうか判定する。正しい場合は、チェックサムを表
すバイトをセルからはぎ取り、そのセルを受信ＦＩＦＯ
３０に転送する。正しくない場合は、セル全体をドロッ
プする。
３２は送信ＦＩＦＯ２８から、それぞれ４バイトのセル
・ヘッダと４８バイトのベイロードとを有する、５２バ
イトのデータ・セルを受け取る。媒体インターフェース
３２は、各セルのセル・ヘッダに５番目のバイトとして
チェックサムを挿入して、５３バイトのデータ・セルを
媒体４０に供給する。逆に媒体インターフェース３２が
媒体４０からセルを受け取るときは、各セルの５番目の
バイトのチェックサムを検査して、チェックサムが正し
いかどうか判定する。正しい場合は、チェックサムを表
すバイトをセルからはぎ取り、そのセルを受信ＦＩＦＯ
３０に転送する。正しくない場合は、セル全体をドロッ
プする。
【００１６】システム・バス・インターフェース２０と
ＧＩＯインターフェース２４は、ホスト・コンピュータ
・システム４８を媒体４０への転送の詳細から隔離（ｉ
ｎｓｕｌａｔｅ）する。さらに、コア２２は、システム
・バス３８の詳細とホストの詳細から隔離される。この
好ましい実施形態では、システム・バスは米国電気電子
技術者協会（「ＩＥＥＥ」）標準１４９６仕様で指定さ
れるＳバスである。システム・バス・インターフェース
２０は、システム・バス、今の例ではＳバスの仕様に従
って通信を行うように構成されている。システム・バス
・インターフェース２０を、異なるホスト・コンピュー
タ・システム・バスに合致するように構成できることが
企図されている。システム・バス・インターフェース２
０はまた、ＧＩＯインターフェース２４によって指定さ
れるプロトコルに従ってデータを転送し受信するように
構成されている。ＧＩＯインターフェース２４では、コ
ア２２がホスト・コンピュータと通信するための単一の
インターフェースを提供する。すなわち、コア２２は異
なるホスト・コンピュータ・システム及びバスとインタ
ーフェースするＮＩＣ１２の異なる実施形態に合わせて
変化することはない。
ＧＩＯインターフェース２４は、ホスト・コンピュータ
・システム４８を媒体４０への転送の詳細から隔離（ｉ
ｎｓｕｌａｔｅ）する。さらに、コア２２は、システム
・バス３８の詳細とホストの詳細から隔離される。この
好ましい実施形態では、システム・バスは米国電気電子
技術者協会（「ＩＥＥＥ」）標準１４９６仕様で指定さ
れるＳバスである。システム・バス・インターフェース
２０は、システム・バス、今の例ではＳバスの仕様に従
って通信を行うように構成されている。システム・バス
・インターフェース２０を、異なるホスト・コンピュー
タ・システム・バスに合致するように構成できることが
企図されている。システム・バス・インターフェース２
０はまた、ＧＩＯインターフェース２４によって指定さ
れるプロトコルに従ってデータを転送し受信するように
構成されている。ＧＩＯインターフェース２４では、コ
ア２２がホスト・コンピュータと通信するための単一の
インターフェースを提供する。すなわち、コア２２は異
なるホスト・コンピュータ・システム及びバスとインタ
ーフェースするＮＩＣ１２の異なる実施形態に合わせて
変化することはない。
【００１７】３つのメモリ・サブシステムがＮＩＣ１２
の動作に関連している。それには、ホスト・コンピュー
タ・システム４８内にあるホスト・メモリ４９と、シス
テム／ＡＴＭ層コア２２の外部にあるローカル・バッフ
ァ・メモリ４２と、コア２２内にある制御記憶ブロック
４４が含まれる。ＮＩＣ１２は２つの記憶領域を管理す
る。すなわち、バッファ・メモリ４２と記憶ブロック４
４である。バッファ・メモリ４２は、ＮＩＣ１２がサポ
ートするすべての送信チャネル及び受信チャネル用のパ
ケット・データを含んでいる。記憶ブロック４４は送信
チャネル及び受信チャネル用のＤＭＡ状態情報と、ＤＭ
Ａ転送が実行される対象とするホスト・メモリ４９内の
データ構造を指すポインタとを含んでいる。記憶ブロッ
ク４４はまた、ホスト４８と媒体４０の間で移動する際
にパケット用の多数の送信バッファ及び受信バッファを
管理するためのデータ構造の詳細を含んでいる。
の動作に関連している。それには、ホスト・コンピュー
タ・システム４８内にあるホスト・メモリ４９と、シス
テム／ＡＴＭ層コア２２の外部にあるローカル・バッフ
ァ・メモリ４２と、コア２２内にある制御記憶ブロック
４４が含まれる。ＮＩＣ１２は２つの記憶領域を管理す
る。すなわち、バッファ・メモリ４２と記憶ブロック４
４である。バッファ・メモリ４２は、ＮＩＣ１２がサポ
ートするすべての送信チャネル及び受信チャネル用のパ
ケット・データを含んでいる。記憶ブロック４４は送信
チャネル及び受信チャネル用のＤＭＡ状態情報と、ＤＭ
Ａ転送が実行される対象とするホスト・メモリ４９内の
データ構造を指すポインタとを含んでいる。記憶ブロッ
ク４４はまた、ホスト４８と媒体４０の間で移動する際
にパケット用の多数の送信バッファ及び受信バッファを
管理するためのデータ構造の詳細を含んでいる。
【００１８】ホスト・コンピュータ・システム４８は、
ホスト・メモリ４９を含み、ホスト・メモリ４９は、デ
ータ・パケットと送受信されるパケットを指すポインタ
とを含んでいる。先に指摘したように、ＮＩＣ１２はま
たホスト・コンピュータ・システム上で走るアプリケー
ションから、非同期転送のセル記述の詳細を遮蔽する。
この場合、ホスト・コンピュータ・システム４８上で走
るソフトウェアが、当技術分野で周知の、パケット・イ
ンターフェースを伴うラップアラウンド送受信リングを
使ってデータの送受信を管理するものと仮定する。
ホスト・メモリ４９を含み、ホスト・メモリ４９は、デ
ータ・パケットと送受信されるパケットを指すポインタ
とを含んでいる。先に指摘したように、ＮＩＣ１２はま
たホスト・コンピュータ・システム上で走るアプリケー
ションから、非同期転送のセル記述の詳細を遮蔽する。
この場合、ホスト・コンピュータ・システム４８上で走
るソフトウェアが、当技術分野で周知の、パケット・イ
ンターフェースを伴うラップアラウンド送受信リングを
使ってデータの送受信を管理するものと仮定する。
【００１９】図３に、本発明を組み込んだシステムでデ
ータ伝送に使用されるホスト・メモリ４９用の好ましい
データ構造を示す簡略化した構成図を示す。ホスト・メ
モリは、送信（ＴＸ）データ・バッファ６０ａ〜６０
ｋ、送信（ＴＸ）データ記述子リング７０ａ〜７０ｍ、
及び送信（ＴＸ）完了記述子リング８０を含んでいる。
送信データ記述子リング７０ａ〜７０ｍは複数のリング
・エントリ、たとえばエントリ７１、７２、７３を有す
るデータ構造である。各送信データ・リング７０ａ〜７
０ｍは、ＮＩＣ１２がサポートするｍ本のチャネルのう
ちの１本に対応する。これらのリング・エントリ７１、
７２、７３はそれぞれソフトウェアによって順次循環式
にアクセスされ、伝送関係の情報（たとえばデータ・パ
ケットのサイズなど）と送信データ・バッファ６０ａ〜
６０ｋ内にある所望のデータ・パケットを指すポインタ
とを有する記述子を含むのに十分なサイズ（たとえば６
４バイト）である。各リング上の記述子には１からＮの
番号が付けてあり、Ｎは各リング７０ａ〜７０ｍ上の記
述子の数である。通常は、１つのリング上に１０２４個
の記述子があり、すなわちＮ＝１０２４であり、各リン
グは予めプログラムされた帯域幅グループと関連付けら
れている。さらに、各記述子リングは、送信用待ち行列
に入った１個または複数のパケットを有することができ
る。送信データ・バッファの数ｋは（ｍ×Ｎ）以下であ
ることが好ましい。というのは、送信データ・バッファ
６０ａ〜６０ｋは、Ｎ個のエントリ及びｍ本のチャネル
からのデータを保持するのに十分な数でなければならな
いからである。記述子がリング・エントリに入力され、
後でＮＩＣ１２によって読み取られるためｎ待ち行列に
入れられると、ホスト・メモリ中で走るソフトウェアが
ＮＩＣ１２内のコア２２に「ｋｉｃｋ」コマンドを出
す。このコマンドは書込み動作であり、後で詳しく説明
するようにパラメータとして、送信データ・リング番号
（０〜１２６）と、リング内でポストされている最後の
記述子のそれに対応する記述子番号とを提供する。
ータ伝送に使用されるホスト・メモリ４９用の好ましい
データ構造を示す簡略化した構成図を示す。ホスト・メ
モリは、送信（ＴＸ）データ・バッファ６０ａ〜６０
ｋ、送信（ＴＸ）データ記述子リング７０ａ〜７０ｍ、
及び送信（ＴＸ）完了記述子リング８０を含んでいる。
送信データ記述子リング７０ａ〜７０ｍは複数のリング
・エントリ、たとえばエントリ７１、７２、７３を有す
るデータ構造である。各送信データ・リング７０ａ〜７
０ｍは、ＮＩＣ１２がサポートするｍ本のチャネルのう
ちの１本に対応する。これらのリング・エントリ７１、
７２、７３はそれぞれソフトウェアによって順次循環式
にアクセスされ、伝送関係の情報（たとえばデータ・パ
ケットのサイズなど）と送信データ・バッファ６０ａ〜
６０ｋ内にある所望のデータ・パケットを指すポインタ
とを有する記述子を含むのに十分なサイズ（たとえば６
４バイト）である。各リング上の記述子には１からＮの
番号が付けてあり、Ｎは各リング７０ａ〜７０ｍ上の記
述子の数である。通常は、１つのリング上に１０２４個
の記述子があり、すなわちＮ＝１０２４であり、各リン
グは予めプログラムされた帯域幅グループと関連付けら
れている。さらに、各記述子リングは、送信用待ち行列
に入った１個または複数のパケットを有することができ
る。送信データ・バッファの数ｋは（ｍ×Ｎ）以下であ
ることが好ましい。というのは、送信データ・バッファ
６０ａ〜６０ｋは、Ｎ個のエントリ及びｍ本のチャネル
からのデータを保持するのに十分な数でなければならな
いからである。記述子がリング・エントリに入力され、
後でＮＩＣ１２によって読み取られるためｎ待ち行列に
入れられると、ホスト・メモリ中で走るソフトウェアが
ＮＩＣ１２内のコア２２に「ｋｉｃｋ」コマンドを出
す。このコマンドは書込み動作であり、後で詳しく説明
するようにパラメータとして、送信データ・リング番号
（０〜１２６）と、リング内でポストされている最後の
記述子のそれに対応する記述子番号とを提供する。
【００２０】好ましい実施例では、各「ｋｉｃｋ」コマ
ンドは、記憶位置５０の第１記憶フィールド５２に書き
込まれ、送信データ・リング番号（０〜１２６）と最後
にポスティングされた記述子のそれに対応する記述子番
号とを提供する。この実施形態ではチャネルが１２７本
あるので、それぞれ第１記憶フィールド５２ａ〜５２ｍ
を有する１２７個の記憶位置５０ａ〜５０ｍがこの「ｋ
ｉｃｋ」コマンドのポスティングに利用できる。ＮＩＣ
１２上のパケットの処理に割り当てられたコア２２上の
ハードウェア（または回路）はまた、リング当たりそれ
が処理している最後の記述子を追跡する。この記述子番
号は記憶位置５０の第２記憶フィールド５４内で維持さ
れる。コア２２上のハードウェアは、あるパケットの転
送を完了し、次のパケットを転送できる状態になったと
き、または「ｋｉｃｋ」コマンドを受け取ったとき、第
１記憶フィールド５２と第２記憶フィールド５４の内容
を検査する。これは、比較回路５６を使って行い、比較
回路５６で第１記憶フィールド５２の内容と第２記憶フ
ィールド５４の内容を比較する。比較回路５６の一例は
排他的ＯＲゲートである。
ンドは、記憶位置５０の第１記憶フィールド５２に書き
込まれ、送信データ・リング番号（０〜１２６）と最後
にポスティングされた記述子のそれに対応する記述子番
号とを提供する。この実施形態ではチャネルが１２７本
あるので、それぞれ第１記憶フィールド５２ａ〜５２ｍ
を有する１２７個の記憶位置５０ａ〜５０ｍがこの「ｋ
ｉｃｋ」コマンドのポスティングに利用できる。ＮＩＣ
１２上のパケットの処理に割り当てられたコア２２上の
ハードウェア（または回路）はまた、リング当たりそれ
が処理している最後の記述子を追跡する。この記述子番
号は記憶位置５０の第２記憶フィールド５４内で維持さ
れる。コア２２上のハードウェアは、あるパケットの転
送を完了し、次のパケットを転送できる状態になったと
き、または「ｋｉｃｋ」コマンドを受け取ったとき、第
１記憶フィールド５２と第２記憶フィールド５４の内容
を検査する。これは、比較回路５６を使って行い、比較
回路５６で第１記憶フィールド５２の内容と第２記憶フ
ィールド５４の内容を比較する。比較回路５６の一例は
排他的ＯＲゲートである。
【００２１】第１記憶フィールド５２の内容と第２記憶
フィールド５４の内容が等しいとき、すなわちハードウ
ェア記述子ポインタとソフトウェア記述子ポインタが一
致するとき、対応するリングまたはチャネルは伝送すべ
きデータが空になっている。この条件下で、対応するチ
ャネルは休眠に入り、別のソフトウェア「ｋｉｃｋ」コ
マンドによって覚醒されるまで休眠を続ける。この「ｋ
ｉｃｋ」機構により、送信すべきデータがあるか否かに
かかわらずハードウェアが記述子リングをポーリングす
る必要がなくなる。さらに、この機構を実施することに
より、本発明ではＯＷＮビット・セマフォアは基本的に
使用されないので、ハードウェアがＯＷＮビットをクリ
アする必要はなくなる。その結果、本発明の適用によっ
てトランザクションのオーバーヘッドと処理時間が削減
される。
フィールド５４の内容が等しいとき、すなわちハードウ
ェア記述子ポインタとソフトウェア記述子ポインタが一
致するとき、対応するリングまたはチャネルは伝送すべ
きデータが空になっている。この条件下で、対応するチ
ャネルは休眠に入り、別のソフトウェア「ｋｉｃｋ」コ
マンドによって覚醒されるまで休眠を続ける。この「ｋ
ｉｃｋ」機構により、送信すべきデータがあるか否かに
かかわらずハードウェアが記述子リングをポーリングす
る必要がなくなる。さらに、この機構を実施することに
より、本発明ではＯＷＮビット・セマフォアは基本的に
使用されないので、ハードウェアがＯＷＮビットをクリ
アする必要はなくなる。その結果、本発明の適用によっ
てトランザクションのオーバーヘッドと処理時間が削減
される。
【００２２】送信完了記述子リング８０は、複数のリン
グ・エントリ８０ａ〜８０ｊを有するデータ構造であ
る。送信完了記述子リング８０は、バッファ・メモリ４
２に転送されたパケットの状況をハードウェアが提供す
るためのブレース・ホルダーとして働く。したがって、
送信完了記述子リング８０はｍ本のチャネルからＮ個の
記述子をポストするのに十分なエントリをもっていなけ
ればならないので、リング８０上のリング・エントリの
数はｊ（ｊ≦ｍ×Ｎ）である。ハードウェアは送信完了
記述子リング８０中の記述子を使用して、対応する送信
データ・リング番号と、転送されたパケットに対応する
記述子番号を提供する。好ましい実施形態では、送信完
了リング８０は、完了したトランザクションの更新をポ
スティングするためにハードウェアが使用できる記述子
をハードウェアに報告するために使用される。送信完了
記述子リング８０がハードウェアからもソフトウェアか
らもアクセス可能であると有利である。さらに、送信完
了記述子リング８０は１０２４個のリング・エントリを
通してホスト・メモリを６４キロバイト占有することが
好ましい。それにＮ個の記述子を有するｍ個の記述子リ
ングからの多数のパケット完了更新を含むのに十分な大
きさでなければならないからである。
グ・エントリ８０ａ〜８０ｊを有するデータ構造であ
る。送信完了記述子リング８０は、バッファ・メモリ４
２に転送されたパケットの状況をハードウェアが提供す
るためのブレース・ホルダーとして働く。したがって、
送信完了記述子リング８０はｍ本のチャネルからＮ個の
記述子をポストするのに十分なエントリをもっていなけ
ればならないので、リング８０上のリング・エントリの
数はｊ（ｊ≦ｍ×Ｎ）である。ハードウェアは送信完了
記述子リング８０中の記述子を使用して、対応する送信
データ・リング番号と、転送されたパケットに対応する
記述子番号を提供する。好ましい実施形態では、送信完
了リング８０は、完了したトランザクションの更新をポ
スティングするためにハードウェアが使用できる記述子
をハードウェアに報告するために使用される。送信完了
記述子リング８０がハードウェアからもソフトウェアか
らもアクセス可能であると有利である。さらに、送信完
了記述子リング８０は１０２４個のリング・エントリを
通してホスト・メモリを６４キロバイト占有することが
好ましい。それにＮ個の記述子を有するｍ個の記述子リ
ングからの多数のパケット完了更新を含むのに十分な大
きさでなければならないからである。
【００２３】図４は、本発明の好ましい実施形態に従っ
て、コンピュータ・ホスト・システム４８上で走るソフ
トウェアによって行われるデータ転送調整のプロセスＳ
１００を示す流れ図である。コア２２が初期化され動作
すると、パケット伝送の通常の動作順序を進めて、ブロ
ックＳ１０２（パケットの送信準備完了）で、パケット
が送信の準備ができていることを示す信号を受け取る。
プロセスＳ１００は次に判断ブロックＳ１０４（記述子
は使用可能？）で空の記述子が利用可能かどうか検査す
ることにより、その送信プロセス用に記述子が使用可能
かどうか判定する。使用可能でない場合、プロセスＳ１
００はステップＳ１０４に戻り、記述子が使用可能にな
るまで待つ。使用可能であれば、プロセスＳ１００はブ
ロックＳ１０６（ソフトウエアによりパケットを適切な
ＴＸ記述子リングにポストする）に進み、そこでソフト
ウェア（「ＳＷ」）が、適当な送信データ記述子リング
７０ａ〜７０ｍ上のパケット用の記述子をポストする。
て、コンピュータ・ホスト・システム４８上で走るソフ
トウェアによって行われるデータ転送調整のプロセスＳ
１００を示す流れ図である。コア２２が初期化され動作
すると、パケット伝送の通常の動作順序を進めて、ブロ
ックＳ１０２（パケットの送信準備完了）で、パケット
が送信の準備ができていることを示す信号を受け取る。
プロセスＳ１００は次に判断ブロックＳ１０４（記述子
は使用可能？）で空の記述子が利用可能かどうか検査す
ることにより、その送信プロセス用に記述子が使用可能
かどうか判定する。使用可能でない場合、プロセスＳ１
００はステップＳ１０４に戻り、記述子が使用可能にな
るまで待つ。使用可能であれば、プロセスＳ１００はブ
ロックＳ１０６（ソフトウエアによりパケットを適切な
ＴＸ記述子リングにポストする）に進み、そこでソフト
ウェア（「ＳＷ」）が、適当な送信データ記述子リング
７０ａ〜７０ｍ上のパケット用の記述子をポストする。
【００２４】プロセスＳ１００は次にブロックＳ１０８
（ｋｉｃｋコマンドで記憶位置のＴＸデータ記述子リン
グに最後のエントリ番号をソフトウエアにより書込む）
に進み、そこでソフトウェアが、送信データ記述子リン
グ中の最後のエントリの番号を記憶位置５０の第１記憶
フィールド５２に書き込む。この工程ステップＳ１０８
では「ｋｉｃｋ」コマンドを発行する。次にプロセスＳ
１００は、判断ブロックＳ１１０（ポストすべきパケッ
ト残存？）で、ソフトウェアが伝送のためにポストすべ
きパケットがまだあるかを照会する。まだある場合は、
プロセスＳ１００は判断ブロックＳ１０４に戻る、もう
ない場合は、プロセスＳ１００は、判断ブロックＳ１１
２（休止？）で、パケットをポストする処理を中止また
は停止すべきかどうか質問する。そうすべき場合は、プ
ロセスＳ１００は休止しあるいはパケットをポストする
プロセスを打ち切る。そうでない場合は、プロセスＳ１
００は判断ブロックＳ１１０に戻り、別のパケットを伝
送のためにポストすべきかどうか質問を続ける。
（ｋｉｃｋコマンドで記憶位置のＴＸデータ記述子リン
グに最後のエントリ番号をソフトウエアにより書込む）
に進み、そこでソフトウェアが、送信データ記述子リン
グ中の最後のエントリの番号を記憶位置５０の第１記憶
フィールド５２に書き込む。この工程ステップＳ１０８
では「ｋｉｃｋ」コマンドを発行する。次にプロセスＳ
１００は、判断ブロックＳ１１０（ポストすべきパケッ
ト残存？）で、ソフトウェアが伝送のためにポストすべ
きパケットがまだあるかを照会する。まだある場合は、
プロセスＳ１００は判断ブロックＳ１０４に戻る、もう
ない場合は、プロセスＳ１００は、判断ブロックＳ１１
２（休止？）で、パケットをポストする処理を中止また
は停止すべきかどうか質問する。そうすべき場合は、プ
ロセスＳ１００は休止しあるいはパケットをポストする
プロセスを打ち切る。そうでない場合は、プロセスＳ１
００は判断ブロックＳ１１０に戻り、別のパケットを伝
送のためにポストすべきかどうか質問を続ける。
【００２５】図５は、本発明の好ましい実施形態に従っ
て、コア２２内でハードウェアによって実行されるデー
タ転送調整の処理プロセスＳ２００を示す流れ図であ
る。開始状態から始めて、プロセスＳ２００はブロック
Ｓ１１４（ＴＸデータ記述子リングからエントリをハー
ドウエアによりリードし、パケット送信をする）に進
み、そこでハードウェア（「ＨＷ」）が適切な送信デー
タ記述子リング７０ａ〜７０ｍからのエントリを読み取
り、パケットを送信する。プロセスＳ１００（工程段階
Ｓ１０２〜Ｓ１１２を含む）は、プロセスＳ２００（工
程段階Ｓ１１４〜Ｓ１１８を含む）に対して非同期に動
作する。プロセスＳ２００は、処理ブロックＳ１１６
（パケット送信済の旨をハードウエアにより確認応答す
る）に進み、そこでパケットが転送済みであることをハ
ードウェアが肯定応答する。好ましい実施形態では、こ
の肯定応答は、転送の完了を報告すると共にソフトウェ
アにおいてトグルしやすくするための個別マスク・ビッ
トを有する割込みを発行する好ましい方法に従って、送
信完了リング８０を使用して、対応する送信データ・リ
ンク番号と第２記憶位置（図示せず）の第３記憶フィー
ルド（図示せず）で転送されたパケットの記述子番号と
をポストすることによって発行される。この転送の完了
を肯定応答する技法は、本発明の譲受人に譲渡されてい
て本明細書に含まれるものとされる「Ｍｅｔｈｏｄ ａ
ｎｄ Ａｐｐａｒａｔｕｓ ｏｆ Ｒｅｐｏｒｔｉｎｇ
Ｄａｔａ Ｔｒａｎｓｆｅｒ ｂｅｔｗｅｅｎ Ｈａ
ｒｄｗａｒｅａｎｄ Ｓｏｆｔｗａｒｅ」という名称で
同時に出願された係属中の米国特許出願に詳しく記載さ
れている。
て、コア２２内でハードウェアによって実行されるデー
タ転送調整の処理プロセスＳ２００を示す流れ図であ
る。開始状態から始めて、プロセスＳ２００はブロック
Ｓ１１４（ＴＸデータ記述子リングからエントリをハー
ドウエアによりリードし、パケット送信をする）に進
み、そこでハードウェア（「ＨＷ」）が適切な送信デー
タ記述子リング７０ａ〜７０ｍからのエントリを読み取
り、パケットを送信する。プロセスＳ１００（工程段階
Ｓ１０２〜Ｓ１１２を含む）は、プロセスＳ２００（工
程段階Ｓ１１４〜Ｓ１１８を含む）に対して非同期に動
作する。プロセスＳ２００は、処理ブロックＳ１１６
（パケット送信済の旨をハードウエアにより確認応答す
る）に進み、そこでパケットが転送済みであることをハ
ードウェアが肯定応答する。好ましい実施形態では、こ
の肯定応答は、転送の完了を報告すると共にソフトウェ
アにおいてトグルしやすくするための個別マスク・ビッ
トを有する割込みを発行する好ましい方法に従って、送
信完了リング８０を使用して、対応する送信データ・リ
ンク番号と第２記憶位置（図示せず）の第３記憶フィー
ルド（図示せず）で転送されたパケットの記述子番号と
をポストすることによって発行される。この転送の完了
を肯定応答する技法は、本発明の譲受人に譲渡されてい
て本明細書に含まれるものとされる「Ｍｅｔｈｏｄ ａ
ｎｄ Ａｐｐａｒａｔｕｓ ｏｆ Ｒｅｐｏｒｔｉｎｇ
Ｄａｔａ Ｔｒａｎｓｆｅｒ ｂｅｔｗｅｅｎ Ｈａ
ｒｄｗａｒｅａｎｄ Ｓｏｆｔｗａｒｅ」という名称で
同時に出願された係属中の米国特許出願に詳しく記載さ
れている。
【００２６】プロセスＳ２００は次に判断ブロックＳ１
１８に進んで、送信すべきパケットがまたあるかどうか
判定する。これは、特定の記憶位置５０ａ〜５０ｍの第
１記憶フィールド５２の内容と第２記憶フィールド５４
の内容を比較することによってわかる。たとえば、比較
回路５６を使って、特定の記憶位置５０ａ〜５０ｍの第
１記憶フィールド５２と第２記憶フィールド５４の内容
を比較することができる。比較回路５６は、記憶フィー
ルド５２と５４の内容が等しい場合に状況レジスタ（図
示せず）内でフラグをセットすることができる。第１記
憶フィールド５２の内容と第２記憶フィールド５４の内
容が等しくない場合、すなわちハードウェア記述子ポイ
ンタとソフトウェア記述子ポインタが一致しないとき
は、対応するリングまたはチャネルは他にもまだ伝送す
べきデータを有する。したがってプロセスＳ２００はブ
ロックＳ１１４に戻って、適切な送信データ記述子リン
グ７０ａ〜７０ｍからのエントリの読取りを続ける。第
１記憶フィールド５２の内容と第２記憶フィールド５４
の内容が等しい場合、すなわちハードウェア記述子ポイ
ンタとソフトウェア記述子ポインタが一致するときは、
対応する記述子リングまたはチャネルは伝送すべきデー
タが空になっている。この条件の下では、対応するチャ
ネルは休眠に入り、別のソフトウェア「ｋｉｃｋ」コマ
ンドによって覚醒されるまで休眠を続ける。終了してい
るエントリが送信データ記述子リング７０ａ〜７０ｍに
ポストされることを示す、ソフトウェアが発行した「ｋ
ｉｃｋ」コマンドを受け取ると、プロセスＳ２００が再
開される。
１８に進んで、送信すべきパケットがまたあるかどうか
判定する。これは、特定の記憶位置５０ａ〜５０ｍの第
１記憶フィールド５２の内容と第２記憶フィールド５４
の内容を比較することによってわかる。たとえば、比較
回路５６を使って、特定の記憶位置５０ａ〜５０ｍの第
１記憶フィールド５２と第２記憶フィールド５４の内容
を比較することができる。比較回路５６は、記憶フィー
ルド５２と５４の内容が等しい場合に状況レジスタ（図
示せず）内でフラグをセットすることができる。第１記
憶フィールド５２の内容と第２記憶フィールド５４の内
容が等しくない場合、すなわちハードウェア記述子ポイ
ンタとソフトウェア記述子ポインタが一致しないとき
は、対応するリングまたはチャネルは他にもまだ伝送す
べきデータを有する。したがってプロセスＳ２００はブ
ロックＳ１１４に戻って、適切な送信データ記述子リン
グ７０ａ〜７０ｍからのエントリの読取りを続ける。第
１記憶フィールド５２の内容と第２記憶フィールド５４
の内容が等しい場合、すなわちハードウェア記述子ポイ
ンタとソフトウェア記述子ポインタが一致するときは、
対応する記述子リングまたはチャネルは伝送すべきデー
タが空になっている。この条件の下では、対応するチャ
ネルは休眠に入り、別のソフトウェア「ｋｉｃｋ」コマ
ンドによって覚醒されるまで休眠を続ける。終了してい
るエントリが送信データ記述子リング７０ａ〜７０ｍに
ポストされることを示す、ソフトウェアが発行した「ｋ
ｉｃｋ」コマンドを受け取ると、プロセスＳ２００が再
開される。
【００２７】本発明の適用によって、ハードウェアはソ
フトウェアが伝送のためにパケットをポストしたかどう
か判定するためにホスト・メモリにポーリングする必要
が無くなる。その上、「ｋｉｃｋ」機構を実施すること
により、ハードウェアはＯＷＮビットをクリアする必要
がもはやなくなる。本発明ではＯＷＮビット・セマフォ
アが基本的に使用されないからである。その結果、本発
明の適用によって、トランザクションのオーバーヘッド
及び処理時間が減少する。
フトウェアが伝送のためにパケットをポストしたかどう
か判定するためにホスト・メモリにポーリングする必要
が無くなる。その上、「ｋｉｃｋ」機構を実施すること
により、ハードウェアはＯＷＮビットをクリアする必要
がもはやなくなる。本発明ではＯＷＮビット・セマフォ
アが基本的に使用されないからである。その結果、本発
明の適用によって、トランザクションのオーバーヘッド
及び処理時間が減少する。
【００２８】当業者なら本発明の真の範囲及び精神の枠
から逸脱せずに、上記の実施形態の修正例や変形例を実
施できよう。たとえば、本発明はソフトウェアとハード
ウェアの間でのデータ転送の調整を必要とするどんなコ
ンピュータ・システムにおいても実施することもでき、
ＡＴＭプロトコルを使用したデータ転送やデータ伝送に
限られるものではない。さらに、記憶フィールド５２は
第２記憶フィールド５４と同じ記憶位置５０にある必要
はない。
から逸脱せずに、上記の実施形態の修正例や変形例を実
施できよう。たとえば、本発明はソフトウェアとハード
ウェアの間でのデータ転送の調整を必要とするどんなコ
ンピュータ・システムにおいても実施することもでき、
ＡＴＭプロトコルを使用したデータ転送やデータ伝送に
限られるものではない。さらに、記憶フィールド５２は
第２記憶フィールド５４と同じ記憶位置５０にある必要
はない。
【００２９】以上、本発明をいくつかの好ましい実施形
態に関して説明した。当業者には明らかな他の実施形態
も本発明の範囲に含まれる。したがって、本発明の範囲
は頭記の特許請求の範囲によってのみ定義されるもので
ある。
態に関して説明した。当業者には明らかな他の実施形態
も本発明の範囲に含まれる。したがって、本発明の範囲
は頭記の特許請求の範囲によってのみ定義されるもので
ある。
【図１】 本発明のデータ転送調整の方法と装置を利用
する非同期転送モードのネットワーク・インターフェー
ス回路を取り込んだ例示的コンピュータ・システム・ネ
ットワークを示す図である。
する非同期転送モードのネットワーク・インターフェー
ス回路を取り込んだ例示的コンピュータ・システム・ネ
ットワークを示す図である。
【図２】 本発明の好ましい実施形態によるデータ転送
調整の方法と装置を利用する非同期転送モードのネット
ワーク・インターフェース回路のアーキテクチャを示す
全体システム図である。
調整の方法と装置を利用する非同期転送モードのネット
ワーク・インターフェース回路のアーキテクチャを示す
全体システム図である。
【図３】 本発明の装置と方法を利用するシステムにお
けるデータ転送に使用されるホスト・メモリの好ましい
データ構造の簡略化した構成図である。
けるデータ転送に使用されるホスト・メモリの好ましい
データ構造の簡略化した構成図である。
【図４】 本発明の好ましい実施形態によるデータ転送
調整のプロセスを示す流れ図（その１）である。
調整のプロセスを示す流れ図（その１）である。
【図５】 本発明の好ましい実施形態によるデータ転送
調整のプロセスを示す流れ図（その２）である。
調整のプロセスを示す流れ図（その２）である。
１０ コンピュータ・システム・ネットワーク １２ ＡＴＭネットワーク・インターフェース回路（Ｎ
ＩＣ） １４ ローカルＡＴＭ交換機 １５ ローカル・エリア・ネットワーク（ＬＡＮ）エミ
ュレーション １６ 公衆ＡＴＭ交換機 １７ 他のネットワーク ２０ システム・バス・インターフェース ２２ システム／ＡＴＭ層コア ２４ 総称入出力（「ＧＩＯ」）インターフェース ２６ ローカル・スレーブ・インターフェース ２８ 送信（ＴＸ）ＦＩＦＯ ３０ 受信（ＲＸ）ＦＩＦＯ ３２ 媒体インターフェース ３４ 外部バッファ・メモリ・インターフェース ３６ クロック合成回路 ４０ ネットワーク媒体 ４８ ホスト・コンピュータ・システム
ＩＣ） １４ ローカルＡＴＭ交換機 １５ ローカル・エリア・ネットワーク（ＬＡＮ）エミ
ュレーション １６ 公衆ＡＴＭ交換機 １７ 他のネットワーク ２０ システム・バス・インターフェース ２２ システム／ＡＴＭ層コア ２４ 総称入出力（「ＧＩＯ」）インターフェース ２６ ローカル・スレーブ・インターフェース ２８ 送信（ＴＸ）ＦＩＦＯ ３０ 受信（ＲＸ）ＦＩＦＯ ３２ 媒体インターフェース ３４ 外部バッファ・メモリ・インターフェース ３６ クロック合成回路 ４０ ネットワーク媒体 ４８ ホスト・コンピュータ・システム
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デントン・イー・ジェントリー，ジュニア アメリカ合衆国 94306 カリフォルニア 州・パロ アルト・ブライアント アヴェ ニュ・3277
Claims (12)
- 【請求項１】 ホスト・メモリを有し、ホスト・メモリ
が、複数のエントリを有するデータ構造を少なくとも１
個有し、各エントリが、エントリ番号と転送すべきデー
タの位置情報とを含んでいるホスト装置と、 前記ホスト装置に結合され、転送すべきデータの位置情
報に対応するエントリ番号を格納するための第１記憶フ
ィールドと、転送されたデータの位置情報に対応するエ
ントリ番号を格納するための第２記憶フィールドとを有
する、記憶位置と、 前記記憶位置に結合され、第１記憶フィールドの内容を
第２記憶フィールドの内容と比較するための回路とを備
える、 データを転送するためのコンピュータ・システム。 - 【請求項２】 第１記憶フィールドの内容が第２記憶フ
ィールドの内容と等しくないと比較回路が判定した場合
に動作可能となる、データを転送するための第２の回路
を備える、請求項１に記載のシステム。 - 【請求項３】 転送すべきデータの位置情報を含むエン
トリに対応するエントリ番号が第１記憶フィールドに格
納されているときに動作可能となる、データを転送する
ための第２の回路を備える、請求項１に記載のシステ
ム。 - 【請求項４】 第２のデータ構造と第２の記憶位置を備
え、前記第２記憶位置が第３記憶フィールドと第４記憶
フィールドを有し、前記データ構造が、データ転送用の
第１のチャネルに対応する第１データ構造であり、前記
第２データ構造がデータ転送用の第２のチャネルに対応
することを特徴とする、請求項１に記載のシステム。 - 【請求項５】 ホスト・メモリが複数のエントリを有す
るデータ構造を少なくとも１個有し、各エントリがエン
トリ番号と転送すべきデータの位置情報とを含む、ホス
ト・メモリを有するホスト装置に応答してデータを転送
するためのデータ転送回路であって、 前記ホスト装置に結合され、転送すべきデータの位置情
報に対応するエントリ番号を格納するための第１記憶フ
ィールドと、転送されたデータの位置情報に対応するエ
ントリ番号を格納するための第２記憶フィールドとを有
する、記憶位置と、 第１記憶フィールドの内容を第２記憶フィールドの内容
と比較するための回路とを備えるデータ転送回路。 - 【請求項６】 第１記憶フィールドの内容が第２記憶フ
ィールドの内容と等しくないと比較回路が判定した場合
に動作可能となる、比較回路に応答してデータを転送す
るための第２の回路を備える、請求項５に記載の回路。 - 【請求項７】 転送すべきデータの位置情報を含むエン
トリに対応するエントリ番号が第１記憶フィールドに格
納されているときに動作可能となる、データを転送する
ための第２の回路を備える、請求項５に記載の回路。 - 【請求項８】 第２のデータ構造と第２の記憶位置を備
え、前記第２記憶位置が第３記憶フィールドと第４記憶
フィールドを有し、前記データ構造が、データ転送用の
第１のチャネルに対応する第１データ構造であり、前記
第２データ構造がデータ転送用の第２のチャネルに対応
することを特徴とする、請求項５に記載の回路。 - 【請求項９】 転送すべきデータの位置情報に対応する
エントリ番号を第１記憶フィールドに格納するステップ
と、 第１記憶フィールドに格納されているエントリ番号に対
応するデータを転送するステップと、 転送されたデータの位置情報に対応するエントリ番号を
第２記憶フィールドに格納するステップと、 第１記憶フィールドの内容を、第２記憶フィールドの内
容と比較するステップと、 第１記憶フィールドの内容が第２記憶フィールドの内容
と等しくない場合は第１記憶フィールドに格納されてい
るエントリ番号に対応するデータを転送し、また第１記
憶フィールドの内容が第２記憶フィールドの内容と等し
い場合はデータの転送を打ち切るステップとを含む、コ
ンピュータ内におけるデータ転送を調整する方法。 - 【請求項１０】 第１記憶フィールドに格納されている
エントリ番号が転送すべきデータの位置情報を含む場合
に、第１記憶フィールドに格納されているエントリ番号
に対応するデータを転送するステップを含んでいる、請
求項９に記載の方法。 - 【請求項１１】 ホスト・メモリが複数のエントリを有
するデータ構造を少なくとも１個有し、各エントリがエ
ントリ番号と転送すべきデータの位置情報とを含む、ホ
スト・メモリを有するホスト装置を提供するステップを
含む、請求項９に記載の方法。 - 【請求項１２】 第１格納ステップの前に、第２のデー
タ構造と第２の記憶位置を提供するステップを含み、前
記第２記憶位置が第３記憶フィールドと第４記憶フィー
ルドを有し、前記データ構造が、データ転送用の第１の
チャネルに対応する第１データ構造であり、前記第２デ
ータ構造がデータ転送用の第２のチャネルに対応するこ
とを特徴とする、請求項９に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/499,317 US5675829A (en) | 1995-07-07 | 1995-07-07 | Method and apparatus for coordinating data transfer between hardware and software by comparing entry number of data to be transferred data to entry number of transferred data |
| US08/499317 | 1995-07-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09167127A true JPH09167127A (ja) | 1997-06-24 |
Family
ID=23984790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8195276A Pending JPH09167127A (ja) | 1995-07-07 | 1996-07-08 | ハードウェアとソフトウェアの間でのデータ転送を調整するための方法及び装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5675829A (ja) |
| EP (1) | EP0752665B1 (ja) |
| JP (1) | JPH09167127A (ja) |
| DE (1) | DE69617547T2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5870628A (en) * | 1996-06-11 | 1999-02-09 | International Business Machines Corporation | Adaptor for receiving and processing asynchronous transfer mode cells within a computer network |
| US5812760A (en) * | 1996-06-25 | 1998-09-22 | Lsi Logic Corporation | Programmable byte wise MPEG systems layer parser |
| US7324546B1 (en) * | 1996-08-07 | 2008-01-29 | Cisco Technology, Inc. | Network router integrated onto a silicon chip |
| US5822612A (en) * | 1996-09-12 | 1998-10-13 | Thomas; Robert E. | Apparatus and method for managing schedule table pointers |
| US6070219A (en) * | 1996-10-09 | 2000-05-30 | Intel Corporation | Hierarchical interrupt structure for event notification on multi-virtual circuit network interface controller |
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| FR2770665B1 (fr) * | 1997-11-06 | 2002-12-20 | Alsthom Cge Alkatel | Dispositif d'echange entre unites de traitement d'informations a processeurs interconnectes par un bus commun |
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| US7281065B1 (en) | 2000-08-17 | 2007-10-09 | Marvell International Ltd. | Long latency interface protocol |
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| US7454753B2 (en) * | 2001-06-27 | 2008-11-18 | International Business Machines Corporation | Semaphore management subsystem for use with multi-thread processor systems |
| US7406690B2 (en) * | 2001-09-26 | 2008-07-29 | International Business Machines Corporation | Flow lookahead in an ordered semaphore management subsystem |
| US7143414B2 (en) * | 2001-09-26 | 2006-11-28 | International Business Machines Corporation | Method and apparatus for locking multiple semaphores |
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| US7970963B2 (en) * | 2009-06-29 | 2011-06-28 | Oracle America, Inc. | Efficient buffer management in a multi-threaded network interface |
| US11314566B1 (en) * | 2019-09-06 | 2022-04-26 | Facebook Technologies, Llc. | Inter-process communication for microkernel operating system |
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| US4458316A (en) * | 1981-03-06 | 1984-07-03 | International Business Machines Corporation | Queuing commands in a peripheral data storage system |
| US4462074A (en) * | 1981-11-19 | 1984-07-24 | Codex Corporation | Do loop circuit |
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| US4888691A (en) * | 1988-03-09 | 1989-12-19 | Prime Computer, Inc. | Method for disk I/O transfer |
| US5265228A (en) * | 1989-12-05 | 1993-11-23 | Texas Instruments Incorporated | Apparatus for transfer of data units between buses |
| KR950008837B1 (ko) * | 1990-03-09 | 1995-08-08 | 후지쓰 가부시끼가이샤 | 멀티 프로세서 시스템용 제어시스템 |
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| GB9209840D0 (en) * | 1992-05-07 | 1992-06-24 | Int Computers Ltd | Data buffering mechanism |
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| DE69428186T2 (de) * | 1994-04-28 | 2002-03-28 | Hewlett Packard Co | Mehrfachsendeeinrichtung |
| US5592684A (en) * | 1994-07-22 | 1997-01-07 | Dell Usa, L.P. | Store queue including a byte order tracking mechanism for maintaining data coherency |
| US5548587A (en) * | 1994-09-12 | 1996-08-20 | Efficient Networks, Inc. | Asynchronous transfer mode adapter for desktop applications |
-
1995
- 1995-07-07 US US08/499,317 patent/US5675829A/en not_active Expired - Lifetime
-
1996
- 1996-07-01 DE DE69617547T patent/DE69617547T2/de not_active Expired - Fee Related
- 1996-07-01 EP EP96110613A patent/EP0752665B1/en not_active Expired - Lifetime
- 1996-07-08 JP JP8195276A patent/JPH09167127A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0752665B1 (en) | 2001-12-05 |
| EP0752665A1 (en) | 1997-01-08 |
| US5675829A (en) | 1997-10-07 |
| DE69617547T2 (de) | 2002-07-25 |
| DE69617547D1 (de) | 2002-01-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060718 |
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