JP2704135B2 - 制御装置 - Google Patents
制御装置Info
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- JP2704135B2 JP2704135B2 JP7146170A JP14617095A JP2704135B2 JP 2704135 B2 JP2704135 B2 JP 2704135B2 JP 7146170 A JP7146170 A JP 7146170A JP 14617095 A JP14617095 A JP 14617095A JP 2704135 B2 JP2704135 B2 JP 2704135B2
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Description
【０００１】
【産業上の利用分野】本発明は制御装置に関し、特にプ
リンタ等の出力装置を制御する制御装置に関する。
リンタ等の出力装置を制御する制御装置に関する。
【０００２】
【従来の技術】この種の従来の制御装置について図面を
参照して説明する。
参照して説明する。
【０００３】図６は第１の従来例を示すブロック図であ
る。
る。
【０００４】この第１の従来例の制御装置１８は上位装
置１に接続され、データラッチ部１４は上位装置１から
のデータを受信し、ＤＭＡコントロール部１７へＤＭＡ
要求を出力する。ＤＭＡコントロール部１７はＣＰＵ１
６へデータバス使用権の要求を行い、データラッチ部１
４と受信バッファ部１５との間でデータ転送を行わせ
る。ＤＭＡ転送では、ＣＰＵ１６が直接データをデコー
ドすることができないので、例えば一定時間毎にＣＰＵ
１６が受信バッファ部１５の内容を確認し、デコードす
るようになっていた。
置１に接続され、データラッチ部１４は上位装置１から
のデータを受信し、ＤＭＡコントロール部１７へＤＭＡ
要求を出力する。ＤＭＡコントロール部１７はＣＰＵ１
６へデータバス使用権の要求を行い、データラッチ部１
４と受信バッファ部１５との間でデータ転送を行わせ
る。ＤＭＡ転送では、ＣＰＵ１６が直接データをデコー
ドすることができないので、例えば一定時間毎にＣＰＵ
１６が受信バッファ部１５の内容を確認し、デコードす
るようになっていた。
【０００５】図７は第２の従来例を示すブロック図であ
る。
る。
【０００６】図７において、この第２の従来例は、特開
平２−３９９７８号公報の開示内容のプリンタについて
記載され、上位装置（図示省略）から送られてきたデー
タを一時保持する受信バッファ１０１と、受信バッファ
１０１より読み出したデータが改頁コードであるかどう
かを判断するデコーダ１０２と、受信データに対応する
文字パターンを発生する文字パターン発生部１０３と、
デコーダ１０２の改頁コード以外のデータ１０２ａを文
字パターン発生部１０３より入力される文字パターンと
参照し印字制御部１０５に出力する文字編集部１０４
と、図示しないプリンタ機構部を駆動して印字させ、ま
た改行動作を行なわせる印字制御部１０５と、デコーダ
１０２の改頁コード判別に対応する出力１０２ｂを受け
て印字制御部１０５に改頁動作をさせる改頁制御部１０
６とから構成されている。
平２−３９９７８号公報の開示内容のプリンタについて
記載され、上位装置（図示省略）から送られてきたデー
タを一時保持する受信バッファ１０１と、受信バッファ
１０１より読み出したデータが改頁コードであるかどう
かを判断するデコーダ１０２と、受信データに対応する
文字パターンを発生する文字パターン発生部１０３と、
デコーダ１０２の改頁コード以外のデータ１０２ａを文
字パターン発生部１０３より入力される文字パターンと
参照し印字制御部１０５に出力する文字編集部１０４
と、図示しないプリンタ機構部を駆動して印字させ、ま
た改行動作を行なわせる印字制御部１０５と、デコーダ
１０２の改頁コード判別に対応する出力１０２ｂを受け
て印字制御部１０５に改頁動作をさせる改頁制御部１０
６とから構成されている。
【０００７】
【発明が解決しようとする課題】この従来の制御装置
は、図６に示す第１の従来例では、ＤＭＡ転送の場合
は、ＣＰＵがデータ転送に直接関与しないため、高速に
転送できるのであるが、デコード機能ができないため、
ＣＰＵがある一定期間で、受信バッファに格納されたデ
ータを読み込みデコードする必要があり、そのため、受
信後、直ちに処理しなくてはいけないデータがある場
合、処理することができないという問題点があった。
は、図６に示す第１の従来例では、ＤＭＡ転送の場合
は、ＣＰＵがデータ転送に直接関与しないため、高速に
転送できるのであるが、デコード機能ができないため、
ＣＰＵがある一定期間で、受信バッファに格納されたデ
ータを読み込みデコードする必要があり、そのため、受
信後、直ちに処理しなくてはいけないデータがある場
合、処理することができないという問題点があった。
【０００８】又、図７に示す第２の従来例のでは、上位
装置からのデータを受信バッファに一時保持した後にデ
コーダが受信バッファからデータを読み出してデコード
を行う構成となっているので、上位装置からデータを受
信してからデータに対する処理が直ちにできないという
問題点があった。
装置からのデータを受信バッファに一時保持した後にデ
コーダが受信バッファからデータを読み出してデコード
を行う構成となっているので、上位装置からデータを受
信してからデータに対する処理が直ちにできないという
問題点があった。
【０００９】
【課題を解決するための手段】本発明の制御装置は、上
位装置からのデータをラッチしてデコードした結果ＤＭ
Ａ転送コードが有るか又は非ＤＭＡ転送コードが有るか
を判定するコード判定手段と、前記ＤＭＡ転送コードの
場合には前記ラッチしたデータを受信バッファに転送し
前記非ＤＭＡ転送コードの場合には前記非ＤＭＡ転送コ
ードの内容に従って予め設定された処理を行う処理手段
とを備えている。
位装置からのデータをラッチしてデコードした結果ＤＭ
Ａ転送コードが有るか又は非ＤＭＡ転送コードが有るか
を判定するコード判定手段と、前記ＤＭＡ転送コードの
場合には前記ラッチしたデータを受信バッファに転送し
前記非ＤＭＡ転送コードの場合には前記非ＤＭＡ転送コ
ードの内容に従って予め設定された処理を行う処理手段
とを備えている。
【００１０】本発明の制御装置は、上位装置からのデー
タを受信してラッチするデータラッチ部と、このデータ
ラッチ部でラッチしたデータのデコードした結果割込処
理要求か又はＤＭＡ処理要求を出力するデータデコード
部と、前記データラッチ部からの転送されたデータを受
信して一時記憶する受信バッファ部と、前記受信バッフ
ァ部からのデータを出力装置へ制御しながら出力する出
力制御部と、前記割込処理要求を受信すると前記デコー
ドした結果内容に従って前記データラッチ部のデータを
受信して前記受信バッファ部へ転送するか又は前記受信
バッファ部のイニシャライズ処理を行うＣＰＵと、前記
ＤＭＡ処理要求を受信すると前記データラッチ部のデー
タを直接前記受信バッファ部へ転送するＤＭＡコントロ
ール部とを有している。
タを受信してラッチするデータラッチ部と、このデータ
ラッチ部でラッチしたデータのデコードした結果割込処
理要求か又はＤＭＡ処理要求を出力するデータデコード
部と、前記データラッチ部からの転送されたデータを受
信して一時記憶する受信バッファ部と、前記受信バッフ
ァ部からのデータを出力装置へ制御しながら出力する出
力制御部と、前記割込処理要求を受信すると前記デコー
ドした結果内容に従って前記データラッチ部のデータを
受信して前記受信バッファ部へ転送するか又は前記受信
バッファ部のイニシャライズ処理を行うＣＰＵと、前記
ＤＭＡ処理要求を受信すると前記データラッチ部のデー
タを直接前記受信バッファ部へ転送するＤＭＡコントロ
ール部とを有している。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明の一実施例を示すブロック図
である。
である。
【００１３】図１において、本実施例の制御装置８は、
上位装置１からのデータを受信してラッチするデータラ
ッチ部２と、このデータラッチ部２でラッチしたデータ
をデコードした結果割込処理要求か又はＤＭＡ処理要求
を出力するデータデコード部３と、データラッチ部２か
らの転送されたデータを受信して一時記憶する受信バッ
ファ部４と、受信バッファ部４からのデータを出力装置
９へ制御しながら出力する出力制御部７と、割込処理要
求を受信するとデコードした結果内容に従ってデータラ
ッチ部２のデータを受信して受信バッファ部４へ転送す
るか又は受信バッファ部４のイニシャライズ処理を行う
ＣＰＵ５と、ＤＭＡ処理要求を受信するとデータラッチ
部２のデータを直接受信バッファ部４へ転送するＤＭＡ
コントロール部６とを有している。
上位装置１からのデータを受信してラッチするデータラ
ッチ部２と、このデータラッチ部２でラッチしたデータ
をデコードした結果割込処理要求か又はＤＭＡ処理要求
を出力するデータデコード部３と、データラッチ部２か
らの転送されたデータを受信して一時記憶する受信バッ
ファ部４と、受信バッファ部４からのデータを出力装置
９へ制御しながら出力する出力制御部７と、割込処理要
求を受信するとデコードした結果内容に従ってデータラ
ッチ部２のデータを受信して受信バッファ部４へ転送す
るか又は受信バッファ部４のイニシャライズ処理を行う
ＣＰＵ５と、ＤＭＡ処理要求を受信するとデータラッチ
部２のデータを直接受信バッファ部４へ転送するＤＭＡ
コントロール部６とを有している。
【００１４】図２は本実施例におけるデータデコード部
を示すブロック図である。
を示すブロック図である。
【００１５】図２において、本実施例におけるデータデ
コード部３はデータラッチ部２からのデータをデコード
するデコード回路３１と、上位装置１からのストローブ
信号を予め設定された期間遅延されるディレイ回路３２
と、デコード回路３１の出力が割込処理要求の場合に割
込処理要求信号（ＩＮＴ）がセットされるダイナミック
フリップフロップ（Ｄ−Ｆ／Ｆ）３３と、デコード回路
３１の出力がＤＭＡ処理要求の場合にＤＭＡ処理要求信
号（ＤＭＡＲＱ）がセットされるＤ−Ｆ／Ｆ３４とを有
している。
コード部３はデータラッチ部２からのデータをデコード
するデコード回路３１と、上位装置１からのストローブ
信号を予め設定された期間遅延されるディレイ回路３２
と、デコード回路３１の出力が割込処理要求の場合に割
込処理要求信号（ＩＮＴ）がセットされるダイナミック
フリップフロップ（Ｄ−Ｆ／Ｆ）３３と、デコード回路
３１の出力がＤＭＡ処理要求の場合にＤＭＡ処理要求信
号（ＤＭＡＲＱ）がセットされるＤ−Ｆ／Ｆ３４とを有
している。
【００１６】図３は、本実施例の一動作の流れを示すフ
ローチャート、図４は本実施例におけるＤＭＡ処理を示
すタイミング図、図５は本実施例における割込処理を示
すタイミング図である。
ローチャート、図４は本実施例におけるＤＭＡ処理を示
すタイミング図、図５は本実施例における割込処理を示
すタイミング図である。
【００１７】次に、本実施例の動作について図１〜図５
を参照して説明する。
を参照して説明する。
【００１８】先ず、ＤＭＡ処理の場合の動作について説
明する。
明する。
【００１９】上位装置１からデータ（Ｄ）が入力される
と（Ｓ１）、データラッチ部２は同時に上位装置１から
出力されるストローブ信号（ｂ）によってデータを保持
し（Ｓ２）、データをデータデコード部３に出力する。
データデコード部３では、そのデータを解読（以下デコ
ード）し、デコードした結果、文字コードであれば（Ｓ
３）、ＤＭＡコントロール部６にＤＭＡＲＱ信号をＤ−
Ｆ／Ｆ３４から出力する。ＤＭＡコントロール部６で
は、ＣＰＵ５にデータのバス使用権の要求を行い、デー
タラッチ部２と受信バッファ部４との間でＤＭＡ転送を
行う。ＤＭＡ転送と同時にＤＭＡコントロール部６は、
ＤＭＡＡＣＫ信号を出力し、データデコード部３から出
力するＤＭＡＲＱ信号を出力しているＤ−Ｆ／Ｆ３４を
リセットし、ＤＭＡ要求を解除する。
と（Ｓ１）、データラッチ部２は同時に上位装置１から
出力されるストローブ信号（ｂ）によってデータを保持
し（Ｓ２）、データをデータデコード部３に出力する。
データデコード部３では、そのデータを解読（以下デコ
ード）し、デコードした結果、文字コードであれば（Ｓ
３）、ＤＭＡコントロール部６にＤＭＡＲＱ信号をＤ−
Ｆ／Ｆ３４から出力する。ＤＭＡコントロール部６で
は、ＣＰＵ５にデータのバス使用権の要求を行い、デー
タラッチ部２と受信バッファ部４との間でＤＭＡ転送を
行う。ＤＭＡ転送と同時にＤＭＡコントロール部６は、
ＤＭＡＡＣＫ信号を出力し、データデコード部３から出
力するＤＭＡＲＱ信号を出力しているＤ−Ｆ／Ｆ３４を
リセットし、ＤＭＡ要求を解除する。
【００２０】図２を参照して補足説明すると、デコード
回路３１は、データラッチ部２からのデータが入力さ
れ、デコードするようになっており、制御コードに場合
は“１”を、文字コードの場合は“０”を出力する。デ
コード回路３１の次段にあるＤ−Ｆ／Ｆ３４は、ストロ
ーブ信号の信号をディレイ回路３２にて遅延した信号で
デコード回路３１のインバータの出力を保持し、ＤＭＡ
ＲＱ信号を出力する。出力したＤ−Ｆ／Ｆ３４は、ＤＭ
Ａコントロール部６からのＤＭＡＡＣＫ信号にて解除さ
れる。
回路３１は、データラッチ部２からのデータが入力さ
れ、デコードするようになっており、制御コードに場合
は“１”を、文字コードの場合は“０”を出力する。デ
コード回路３１の次段にあるＤ−Ｆ／Ｆ３４は、ストロ
ーブ信号の信号をディレイ回路３２にて遅延した信号で
デコード回路３１のインバータの出力を保持し、ＤＭＡ
ＲＱ信号を出力する。出力したＤ−Ｆ／Ｆ３４は、ＤＭ
Ａコントロール部６からのＤＭＡＡＣＫ信号にて解除さ
れる。
【００２１】次に、割込処理の場合の動作について説明
する。
する。
【００２２】データデコード部３でデコードしたデータ
が制御コードであった場合には割込処理を行うが、その
場合には２通り有り、その１つはイニシャライズコード
等の初期状態に戻すコードである。このコードを受信し
た場合（Ｓ６）、すぐに処理しなければならないため、
まず、データが制御コードと判断し、データデコード部
３からＣＰＵ５へ、割り込み信号（ＩＮＴ）をＤ−Ｆ／
Ｆ３３から出力する。ＣＰＵ５は、割り込み処理を行い
（Ｓ５）、データラッチ部２より読み込んだ、データを
デコードする。ここで、このデータの内容がすぐ処理し
なければならないコードであれば、ＣＰＵ５は、その処
理を行う。例えば、イニシャライズコードであれば（Ｓ
６）、初期状態にするための処理を実行する（Ｓ７）。
が制御コードであった場合には割込処理を行うが、その
場合には２通り有り、その１つはイニシャライズコード
等の初期状態に戻すコードである。このコードを受信し
た場合（Ｓ６）、すぐに処理しなければならないため、
まず、データが制御コードと判断し、データデコード部
３からＣＰＵ５へ、割り込み信号（ＩＮＴ）をＤ−Ｆ／
Ｆ３３から出力する。ＣＰＵ５は、割り込み処理を行い
（Ｓ５）、データラッチ部２より読み込んだ、データを
デコードする。ここで、このデータの内容がすぐ処理し
なければならないコードであれば、ＣＰＵ５は、その処
理を行う。例えば、イニシャライズコードであれば（Ｓ
６）、初期状態にするための処理を実行する（Ｓ７）。
【００２３】もう一つは、制御コードでもすぐに処理し
なくても良いコードの場合である。ＣＰＵ５に割り込み
要求を行い、データをデータラッチ部２より読み込み、
デコードするまでは上記と同じであるが、ＣＰＵ５がす
ぐ処理しなくても良いコードと判断した場合（Ｓ６）
は、受信バッファ部４にデータをライトし、次に割り込
み解除信号を出力し、割り込み信号を解除する（Ｓ
８）。
なくても良いコードの場合である。ＣＰＵ５に割り込み
要求を行い、データをデータラッチ部２より読み込み、
デコードするまでは上記と同じであるが、ＣＰＵ５がす
ぐ処理しなくても良いコードと判断した場合（Ｓ６）
は、受信バッファ部４にデータをライトし、次に割り込
み解除信号を出力し、割り込み信号を解除する（Ｓ
８）。
【００２４】図２を参照して補足説明すると、デコード
回路３１は、データラッチ部２からのデータが入力され
ると、デコードするようになっており、制御コードに場
合は“１”を、文字コードの場合は“０”を出力する。
デコード回路３１の次段にあるＤ−Ｆ／Ｆ３３は、スト
ローブ信号（ｂ）の信号をディレイ回路３２にて遅延し
た信号でデコード回路３１の出力を保持し、割り込み信
号（ＩＮＴ）を出力する。出力したＤ−Ｆ／Ｆ３３は、
ＣＰＵ５からの割り込み信号にて解除される。
回路３１は、データラッチ部２からのデータが入力され
ると、デコードするようになっており、制御コードに場
合は“１”を、文字コードの場合は“０”を出力する。
デコード回路３１の次段にあるＤ−Ｆ／Ｆ３３は、スト
ローブ信号（ｂ）の信号をディレイ回路３２にて遅延し
た信号でデコード回路３１の出力を保持し、割り込み信
号（ＩＮＴ）を出力する。出力したＤ−Ｆ／Ｆ３３は、
ＣＰＵ５からの割り込み信号にて解除される。
【００２５】
【発明の効果】以上説明したように本発明は、上位装置
からのデータをラッチしてデコードした結果ＤＭＡ転送
コードが有るか又は非ＤＭＡ転送コードが有るかを判定
するコード判定手段と、ＤＭＡ転送コードの場合にはラ
ッチしたデータを受信バッファに転送し非ＤＭＡ転送コ
ードの場合には非ＤＭＡ転送コードの内容に従って予め
設定された処理を行う処理手段とを備えることにより、
データを受信バッファへ転送する前にデータの処理方法
が判るので、データの処理能力を従来より向上させるこ
とができる効果がある。
からのデータをラッチしてデコードした結果ＤＭＡ転送
コードが有るか又は非ＤＭＡ転送コードが有るかを判定
するコード判定手段と、ＤＭＡ転送コードの場合にはラ
ッチしたデータを受信バッファに転送し非ＤＭＡ転送コ
ードの場合には非ＤＭＡ転送コードの内容に従って予め
設定された処理を行う処理手段とを備えることにより、
データを受信バッファへ転送する前にデータの処理方法
が判るので、データの処理能力を従来より向上させるこ
とができる効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例におけるデータデコード部を示すブロ
ック図である。
ック図である。
【図３】本実施例の一動作の流れを示すフローチャート
である。
である。
【図４】本実施例におけるＤＭＡ処理を示すタイミング
図である。
図である。
【図５】本実施例における割込処理を示すタイミング図
である。
である。
【図６】第１の従来例を示すブロック図である。
【図７】第２の従来例を示すブロック図である。
１ 上位装置 ２ データラッチ部 ３ データデコード部 ４ 受信バッファ部 ５ ＣＰＵ ６ ＤＭＡコントロール部 ７ 出力制御部 ８ 制御装置 ９ 出力装置 ３１ デコード回路 ３２ ディレイ回路 ３３，３４ ダイナミックフリップフロップ（Ｄ−Ｆ
／Ｆ）
／Ｆ）
Claims (2)
- 【請求項１】 上位装置からのデータをラッチしてデコ
ードした結果ＤＭＡ転送コードが有るか又は非ＤＭＡ転
送コードが有るかを判定するコード判定手段と、前記Ｄ
ＭＡ転送コードの場合には前記ラッチしたデータを受信
バッファに転送し前記非ＤＭＡ転送コードの場合には前
記非ＤＭＡ転送コードの内容に従って予め設定された処
理を行う処理手段とを備えることを特徴とする制御装
置。 - 【請求項２】 上位装置からのデータを受信してラッチ
するデータラッチ部と、このデータラッチ部でラッチし
たデータのデコードした結果割込処理要求か又はＤＭＡ
処理要求を出力するデータデコード部と、前記データラ
ッチ部からの転送されたデータを受信して一時記憶する
受信バッファ部と、前記受信バッファ部からのデータを
出力装置へ制御しながら出力する出力制御部と、前記割
込処理要求を受信すると前記デコードした結果内容に従
って前記データラッチ部のデータを受信して前記受信バ
ッファ部へ転送するか又は前記受信バッファ部のイニシ
ャライズ処理を行うＣＰＵと、前記ＤＭＡ処理要求を受
信すると前記データラッチ部のデータを直接前記受信バ
ッファ部へ転送するＤＭＡコントロール部とを有するこ
とを特徴とする制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7146170A JP2704135B2 (ja) | 1995-06-13 | 1995-06-13 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7146170A JP2704135B2 (ja) | 1995-06-13 | 1995-06-13 | 制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08339343A JPH08339343A (ja) | 1996-12-24 |
| JP2704135B2 true JP2704135B2 (ja) | 1998-01-26 |
Family
ID=15401722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7146170A Expired - Lifetime JP2704135B2 (ja) | 1995-06-13 | 1995-06-13 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2704135B2 (ja) |
-
1995
- 1995-06-13 JP JP7146170A patent/JP2704135B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08339343A (ja) | 1996-12-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970909 |