JP2508979B2 - バス制御装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、バスを介して接続して
成るコンピュータ・システムのバス制御装置に関し、特
に、マイクロプロセッサのバス・インターフェースを制
御するバス制御装置に関する。
成るコンピュータ・システムのバス制御装置に関し、特
に、マイクロプロセッサのバス・インターフェースを制
御するバス制御装置に関する。
【０００２】
【従来の技術】この種の従来のバス制御装置の一例とし
て、ＩＢＭ−ＰＣ／ＡＴシステム及びその互換機が有す
るＩＳＡ（Industry Standard Architecture）バスのバ
ス制御装置の構成を図３に示す。
て、ＩＢＭ−ＰＣ／ＡＴシステム及びその互換機が有す
るＩＳＡ（Industry Standard Architecture）バスのバ
ス制御装置の構成を図３に示す。
【０００３】図３に示すように、従来のバス制御装置12
は、マイクロプロセッサ１のライト・サイクルにおい
て、クロック出力信号CLKOUT８に同期して、マイクロプ
ロセッサから出力される制御信号であるアドレス・スト
ローブ信号ASTB４、ライト／リード信号W/R５、メモリ
／ＩＯ信号M/IO６を取り込み、ＩＳＡバスの制御信号で
あるメモリ・ライト信号MWTC20、Ｉ／Ｏライト信号IOWC
21を生成する。
は、マイクロプロセッサ１のライト・サイクルにおい
て、クロック出力信号CLKOUT８に同期して、マイクロプ
ロセッサから出力される制御信号であるアドレス・スト
ローブ信号ASTB４、ライト／リード信号W/R５、メモリ
／ＩＯ信号M/IO６を取り込み、ＩＳＡバスの制御信号で
あるメモリ・ライト信号MWTC20、Ｉ／Ｏライト信号IOWC
21を生成する。
【０００４】ＩＳＡバスの規定により前記各ＩＳＡバス
制御信号の出力は、一定の期間アクティブ・レベルを保
つ必要があり、この間マイクロプロセッサ１はウエイト
状態となる。
制御信号の出力は、一定の期間アクティブ・レベルを保
つ必要があり、この間マイクロプロセッサ１はウエイト
状態となる。
【０００５】マイクロプロセッサ１が、ＩＳＡバス19に
対してライト・サイクルを起動する際、まず、バスの開
始を伝達するアドレス・ストローブ信号ASTB４を出力
し、次いでライト信号W/R５、及びメモリ／ＩＯ信号M/I
O６を出力し、速やかにウエイト状態に入る。
対してライト・サイクルを起動する際、まず、バスの開
始を伝達するアドレス・ストローブ信号ASTB４を出力
し、次いでライト信号W/R５、及びメモリ／ＩＯ信号M/I
O６を出力し、速やかにウエイト状態に入る。
【０００６】なお、ライト／リード信号W/R５は、高レ
ベルで書き込み要求、低レベルで読み出し要求をそれぞ
れ指示する信号であり、以下では、ライト・サイクルの
説明に限るため、ライト／リード信号を単に「ライト信
号」という。
ベルで書き込み要求、低レベルで読み出し要求をそれぞ
れ指示する信号であり、以下では、ライト・サイクルの
説明に限るため、ライト／リード信号を単に「ライト信
号」という。
【０００７】次に、バス制御装置12はマイクロプロセッ
サ１からの各制御信号を、ＩＳＡバスの制御信号である
MWTC20、IOWC21に変換する。その際、アドレス・ラッチ
10、データ・ラッチ11に対してアドレス・バス２および
データ・バス３をラッチするためのラッチ許可信号LE13
を出力する。
サ１からの各制御信号を、ＩＳＡバスの制御信号である
MWTC20、IOWC21に変換する。その際、アドレス・ラッチ
10、データ・ラッチ11に対してアドレス・バス２および
データ・バス３をラッチするためのラッチ許可信号LE13
を出力する。
【０００８】ＩＳＡバスに出力された制御信号MWTC20、
IOWC21は、一定期間アクティブ・レベルを保持し、ＩＳ
Ａバス側から制御信号MWTC20、IOWC21のアクティブ・レ
ベルの延長を要求する信号CHRDY22が入力された場合に
は、該一定期間に信号CHRDY22の出力幅を加えた期間ア
クティブ・レベルを保持する。
IOWC21は、一定期間アクティブ・レベルを保持し、ＩＳ
Ａバス側から制御信号MWTC20、IOWC21のアクティブ・レ
ベルの延長を要求する信号CHRDY22が入力された場合に
は、該一定期間に信号CHRDY22の出力幅を加えた期間ア
クティブ・レベルを保持する。
【０００９】そして、各ＩＳＡバス制御信号が、ＩＳＡ
バスの規定による一定期間（８ビットＩ／Ｏ標準サイク
ルで６クロック、１６ビットＩ／Ｏで３クロック）に信
号CHRDY22による延長分を加えた期間出力された後、バ
ス制御装置12はマイクロプロセッサ１に対してレディ信
号RDY７を出力することによりバス制御が終了したこと
を伝達する。
バスの規定による一定期間（８ビットＩ／Ｏ標準サイク
ルで６クロック、１６ビットＩ／Ｏで３クロック）に信
号CHRDY22による延長分を加えた期間出力された後、バ
ス制御装置12はマイクロプロセッサ１に対してレディ信
号RDY７を出力することによりバス制御が終了したこと
を伝達する。
【００１０】マイクロプロセッサ１は、入力されたレデ
ィ信号RDY７を所定のタイミングでサンプリングし、ア
クティブであればウエイト状態を解除してライト・サイ
クルを終了し、次の命令サイクルを起動する。
ィ信号RDY７を所定のタイミングでサンプリングし、ア
クティブであればウエイト状態を解除してライト・サイ
クルを終了し、次の命令サイクルを起動する。
【００１１】
【発明が解決しようとする課題】前記の如く、従来のバ
ス制御装置においては、バスに対する制御信号を出力し
ている間マイクロプロセッサはウエイト状態にあり、次
の命令サイクルを実行するまで数クロックから１０数ク
ロックの空きサイクルが生じる。
ス制御装置においては、バスに対する制御信号を出力し
ている間マイクロプロセッサはウエイト状態にあり、次
の命令サイクルを実行するまで数クロックから１０数ク
ロックの空きサイクルが生じる。
【００１２】マイクロプロセッサとバスとの動作スピー
ドの差によって生じるこのようなバス・ネックのため、
動作周波数が近時益々高速化の一途をたどるマイクロプ
ロセッサ自身の処理能力が最大限に発揮されず、更にシ
ステム全体の処理性能の向上を阻害する原因ともなって
いる。
ドの差によって生じるこのようなバス・ネックのため、
動作周波数が近時益々高速化の一途をたどるマイクロプ
ロセッサ自身の処理能力が最大限に発揮されず、更にシ
ステム全体の処理性能の向上を阻害する原因ともなって
いる。
【００１３】したがって本発明は、このような問題を解
決するもので、マイクロプロセッサとバスとの動作スピ
ードに差によって生じるマイクロプロセッサのウエイト
状態を短縮化しシステムの処理性能を向上させるバス制
御装置を提供することを目的とする。
決するもので、マイクロプロセッサとバスとの動作スピ
ードに差によって生じるマイクロプロセッサのウエイト
状態を短縮化しシステムの処理性能を向上させるバス制
御装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】前記目的を達成するため
本発明は、マイクロプロセッサとバスとのインターフェ
ースを制御するバス制御装置において、前記マイクロプ
ロセッサから出力される書き込み信号を含む所定の制御
信号を入力とするラッチ回路と、前記マイクロプロセッ
サから出力される書き込み信号及びアドレス駆動信号等
の制御信号を入力し前記ラッチ回路にラッチ許可信号を
出力するラッチ制御回路と、前記マイクロプロセッサに
対してバス制御の終了を通知するレディ信号を出力する
レディ制御回路と、を備え、前記マイクロプロセッサが
バスに対して書き込みサイクルを起動した際に、前記ラ
ッチ制御回路は前記ラッチ許可信号をアクティブとし前
記ラッチ回路が前記所定の制御信号をラッチすると共
に、前記レディ制御回路は、前記所定の制御信号が前記
ラッチ回路にラッチされた後に直ちに前記レディ信号を
アクティブとすることを特徴とするバス制御装置を提供
する。
本発明は、マイクロプロセッサとバスとのインターフェ
ースを制御するバス制御装置において、前記マイクロプ
ロセッサから出力される書き込み信号を含む所定の制御
信号を入力とするラッチ回路と、前記マイクロプロセッ
サから出力される書き込み信号及びアドレス駆動信号等
の制御信号を入力し前記ラッチ回路にラッチ許可信号を
出力するラッチ制御回路と、前記マイクロプロセッサに
対してバス制御の終了を通知するレディ信号を出力する
レディ制御回路と、を備え、前記マイクロプロセッサが
バスに対して書き込みサイクルを起動した際に、前記ラ
ッチ制御回路は前記ラッチ許可信号をアクティブとし前
記ラッチ回路が前記所定の制御信号をラッチすると共
に、前記レディ制御回路は、前記所定の制御信号が前記
ラッチ回路にラッチされた後に直ちに前記レディ信号を
アクティブとすることを特徴とするバス制御装置を提供
する。
【００１５】本発明は、バス制御装置内に、従来の同期
化回路に加えて、更に、マイクロプロセッサからの制御
信号をラッチしておくためのラッチ回路と、前記ラッチ
回路に対するラッチ・タイミングおよびＩＳＡバスへの
出力タイミングを生成するラッチ制御回路と、マイクロ
プロセッサに対してウエイト状態を解除するためのレデ
ィ信号を生成するレディ制御回路を設けたことを特徴と
する。
化回路に加えて、更に、マイクロプロセッサからの制御
信号をラッチしておくためのラッチ回路と、前記ラッチ
回路に対するラッチ・タイミングおよびＩＳＡバスへの
出力タイミングを生成するラッチ制御回路と、マイクロ
プロセッサに対してウエイト状態を解除するためのレデ
ィ信号を生成するレディ制御回路を設けたことを特徴と
する。
【００１６】
【作用】本発明の作用を以下に説明する。
【００１７】本発明においては、前述のラッチ回路およ
び制御回路を備えることにより、マイクロプロセッサが
ＩＳＡバスに対してライト・サイクルを実行した場合、
ＩＳＡバス上のサイクルが終了する前にマイクロプロセ
ッサに対して速やかにレディ信号を出力することによ
り、マイクロプロセッサは次の命令サイクルに移行でき
るため、特にＩＳＡバスのバス周波数よりも高い動作周
波数のマイクロプロセッサを使用したシステムにおいて
は、マイクロプロセッサのウエイト・サイクルを削減す
ることが可能となり、システム全体の処理性能の向上が
図れる。
び制御回路を備えることにより、マイクロプロセッサが
ＩＳＡバスに対してライト・サイクルを実行した場合、
ＩＳＡバス上のサイクルが終了する前にマイクロプロセ
ッサに対して速やかにレディ信号を出力することによ
り、マイクロプロセッサは次の命令サイクルに移行でき
るため、特にＩＳＡバスのバス周波数よりも高い動作周
波数のマイクロプロセッサを使用したシステムにおいて
は、マイクロプロセッサのウエイト・サイクルを削減す
ることが可能となり、システム全体の処理性能の向上が
図れる。
【００１８】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００１９】
【実施例１】図１は本発明の第１の実施例の構成を示す
ブロック図である。
ブロック図である。
【００２０】図１に示すように、バス制御回路12は、マ
イクロプロセッサ１から出力される制御信号をラッチす
るラッチ回路16と、ラッチ回路16のラッチ許可信号LE15
を出力するラッチ制御回路14と、マイクロプロセッサ１
に対してバスサイクルの終了を許可するレディ信号RDY
７を出力するためのレディ制御回路17と、同期化回路18
から構成される。
イクロプロセッサ１から出力される制御信号をラッチす
るラッチ回路16と、ラッチ回路16のラッチ許可信号LE15
を出力するラッチ制御回路14と、マイクロプロセッサ１
に対してバスサイクルの終了を許可するレディ信号RDY
７を出力するためのレディ制御回路17と、同期化回路18
から構成される。
【００２１】ラッチ回路16は、マイクロプロセッサ１か
ら出力される制御信号であるライト／リード信号W/R
５、及びメモリ／ＩＯ信号M/IO６を入力とし、ラッチ制
御回路14のラッチ許可信号LE15でこれらをラッチし同期
化回路18に出力する。
ら出力される制御信号であるライト／リード信号W/R
５、及びメモリ／ＩＯ信号M/IO６を入力とし、ラッチ制
御回路14のラッチ許可信号LE15でこれらをラッチし同期
化回路18に出力する。
【００２２】同期化回路18は、ラッチ回路16の出力を入
力し、ライト／リード信号W/R５、及びメモリ／ＩＯ信
号M/IO６をデコードし、ＩＳＡバス19用の制御信号であ
るメモリ・ライト信号MWTC20及びＩ／Ｏライト信号IOWC
21を生成する。
力し、ライト／リード信号W/R５、及びメモリ／ＩＯ信
号M/IO６をデコードし、ＩＳＡバス19用の制御信号であ
るメモリ・ライト信号MWTC20及びＩ／Ｏライト信号IOWC
21を生成する。
【００２３】また、同期化回路18は、ＩＳＡバス19から
のウエイト制御信号CHRDY22を入力し、バスに対するサ
イクルの延長を制御する。
のウエイト制御信号CHRDY22を入力し、バスに対するサ
イクルの延長を制御する。
【００２４】図５を参照して、レディ制御回路17の構成
の一例を説明する。
の一例を説明する。
【００２５】レディ制御回路17は、同期化回路18から出
力されたメモリ・ライト信号MWTC20またはＩ／Ｏライト
信号IOWC21を入力とし、エッジトリガＤタイプのラッチ
回路25，26を２段に接続し、後段のラッチ回路26にはク
ロック出力信号CLKOUT８をインバータ28を介して反転し
て供給し、ラッチ回路26はクロック出力信号CLKOUT８の
後縁でデータを取り込む。
力されたメモリ・ライト信号MWTC20またはＩ／Ｏライト
信号IOWC21を入力とし、エッジトリガＤタイプのラッチ
回路25，26を２段に接続し、後段のラッチ回路26にはク
ロック出力信号CLKOUT８をインバータ28を介して反転し
て供給し、ラッチ回路26はクロック出力信号CLKOUT８の
後縁でデータを取り込む。
【００２６】ゲート回路27は、ラッチ回路25がクロック
出力信号８の前縁でラッチした入力信号が低レベルで、
且つ、１つ前のクロック出力信号８の後縁でラッチ回路
26がラッチした入力信号（半サイクル分遅延される）が
高レベルの時にのみレディ信号RDY７をアクティブ（低
レベル）とする。
出力信号８の前縁でラッチした入力信号が低レベルで、
且つ、１つ前のクロック出力信号８の後縁でラッチ回路
26がラッチした入力信号（半サイクル分遅延される）が
高レベルの時にのみレディ信号RDY７をアクティブ（低
レベル）とする。
【００２７】図１に示すように、バス制御装置12にはマ
イクロプロセッサ１のアドレス・バス２をデコードする
デコーダ９の出力信号が入力され、図５に示すレディ制
御回路17の入力信号として、実際には、制御信号MWTC2
0，IOWC21と、ＩＳＡバス19が選択されたことを示すデ
コーダ９の出力信号との論理積が入力される。
イクロプロセッサ１のアドレス・バス２をデコードする
デコーダ９の出力信号が入力され、図５に示すレディ制
御回路17の入力信号として、実際には、制御信号MWTC2
0，IOWC21と、ＩＳＡバス19が選択されたことを示すデ
コーダ９の出力信号との論理積が入力される。
【００２８】次に図４を参照して、本実施例に係るバス
制御装置12のライト・サイクルの動作をタイミングチャ
ートを用いて説明する。
制御装置12のライト・サイクルの動作をタイミングチャ
ートを用いて説明する。
【００２９】本実施例では、マイクロプロセッサ１の動
作周波数を３３ＭＨｚ、ＩＳＡバス19のバス・クロック
信号BCLK23を８．２５ＭＨｚとしている。
作周波数を３３ＭＨｚ、ＩＳＡバス19のバス・クロック
信号BCLK23を８．２５ＭＨｚとしている。
【００３０】図４に示すように、ライト・サイクル起動
時、マイクロプロセッサ１は、まずアドレス・ストロー
ブ信号ASTB４をアクティブ（低レベル）とし、ついでラ
イト信号W/R５をアクティブ（高レベル）とする。
時、マイクロプロセッサ１は、まずアドレス・ストロー
ブ信号ASTB４をアクティブ（低レベル）とし、ついでラ
イト信号W/R５をアクティブ（高レベル）とする。
【００３１】ラッチ制御回路14は、ライト信号W/R５に
基づきアドレス・ストローブ信号ASTB４の後縁でラッチ
許可信号LE15をアクティブ（低レベル）とする。
基づきアドレス・ストローブ信号ASTB４の後縁でラッチ
許可信号LE15をアクティブ（低レベル）とする。
【００３２】同期化回路18は、このライト信号W/R５を
ＩＳＡバス信号であるメモリ・ライト信号MWTC20または
Ｉ／Ｏライト信号IOWC21に変換する。
ＩＳＡバス信号であるメモリ・ライト信号MWTC20または
Ｉ／Ｏライト信号IOWC21に変換する。
【００３３】レディ制御回路17は、同期化回路18で生成
されたメモリ・ライト信号MWTC20またはＩ／Ｏライト信
号IOWC21を入力し、このMWTC20またはIOWC21がアクティ
ブ（低レベル）となった後のクロック出力信号CLKOUT８
の前縁でゲート回路27の入力が共にアクティブとなり、
レディ信号RDY７をアクティブ（低レベル）とし、レデ
ィ信号RDY７をマイクロプロッサ１の入力端子に出力す
る。
されたメモリ・ライト信号MWTC20またはＩ／Ｏライト信
号IOWC21を入力し、このMWTC20またはIOWC21がアクティ
ブ（低レベル）となった後のクロック出力信号CLKOUT８
の前縁でゲート回路27の入力が共にアクティブとなり、
レディ信号RDY７をアクティブ（低レベル）とし、レデ
ィ信号RDY７をマイクロプロッサ１の入力端子に出力す
る。
【００３４】レディ信号RDY７は、該クロック出力信号C
LKOUT８の後縁でインアクティブ（高レベル）となる。
LKOUT８の後縁でインアクティブ（高レベル）となる。
【００３５】マイクロプロセッサ１は、入力したレディ
信号RDY７の後縁で、ライト信号W/R５をインアクティブ
（低レベル）とし、マイクロプロセッサ側のライト・サ
イクルを終了する。ライト・サイクルを終了したマイク
ロプロセッサ１は、ＩＳＡバス19に対するデータの書き
込みの終了を待たずに、直ちに次の命令サイクルの実行
を開始する。
信号RDY７の後縁で、ライト信号W/R５をインアクティブ
（低レベル）とし、マイクロプロセッサ側のライト・サ
イクルを終了する。ライト・サイクルを終了したマイク
ロプロセッサ１は、ＩＳＡバス19に対するデータの書き
込みの終了を待たずに、直ちに次の命令サイクルの実行
を開始する。
【００３６】マイクロプロセッサ１がライト・サイクル
を終了した後においても、ラッチ回路16にラッチされた
マイクロプロセッサ１のライト信号W/R５、メモリ／Ｉ
Ｏ信号M/IO６、アドレス・ラッチ10にラッチされたアド
レス２、データ・ラッチ11にラッチされたデータ３は、
ラッチ制御回路14が次にラッチ許可信号LE13，15を出力
するまで保持される。
を終了した後においても、ラッチ回路16にラッチされた
マイクロプロセッサ１のライト信号W/R５、メモリ／Ｉ
Ｏ信号M/IO６、アドレス・ラッチ10にラッチされたアド
レス２、データ・ラッチ11にラッチされたデータ３は、
ラッチ制御回路14が次にラッチ許可信号LE13，15を出力
するまで保持される。
【００３７】その後、同期化回路18は、ＩＳＡバス上の
信号CHRDY22に基づき、ＩＳＡバスの制御信号であるメ
モリ・ライト信号MWTC20、Ｉ／Ｏライト信号IOWC21を一
定期間アクティブ状態に保持し、ＩＳＡバスからのウエ
イト制御信号CHRDY22をサンプリングして、信号CHRDY22
がインアクティブであればウエイト・サイクルを挿入す
る。
信号CHRDY22に基づき、ＩＳＡバスの制御信号であるメ
モリ・ライト信号MWTC20、Ｉ／Ｏライト信号IOWC21を一
定期間アクティブ状態に保持し、ＩＳＡバスからのウエ
イト制御信号CHRDY22をサンプリングして、信号CHRDY22
がインアクティブであればウエイト・サイクルを挿入す
る。
【００３８】同期化回路18は、サンプリングしたウエイ
ト制御信号CHRDY22がアクティブであればメモリ・ライ
ト信号MWTC20、Ｉ／Ｏライト信号IOWC21をインアクティ
ブとしＩＳＡバス19のライト・サイクルを終了する。
ト制御信号CHRDY22がアクティブであればメモリ・ライ
ト信号MWTC20、Ｉ／Ｏライト信号IOWC21をインアクティ
ブとしＩＳＡバス19のライト・サイクルを終了する。
【００３９】以上、本実施例においては、動作周波数の
３３ＭＨｚのマイクロプロセッサがＩＳＡバスに対して
ライト・サイクルを起動する際、８ビットＩ／Ｏ標準サ
イクルにおいては、通常約２０クロック分のウエイト・
サイクルを必要とするところを、図４に示すように約４
クロックで終了するため、約１６クロック分のウエイト
・サイクルを削減している。
３３ＭＨｚのマイクロプロセッサがＩＳＡバスに対して
ライト・サイクルを起動する際、８ビットＩ／Ｏ標準サ
イクルにおいては、通常約２０クロック分のウエイト・
サイクルを必要とするところを、図４に示すように約４
クロックで終了するため、約１６クロック分のウエイト
・サイクルを削減している。
【００４０】
【実施例２】図２は、本発明の第２実施例の構成を示す
ブロック図である。
ブロック図である。
【００４１】本実施例では、前記第１の実施例に、更に
ラッチ回路24を追加することによりマイクロプロセッサ
１から出力される制御信号であるライト／リード信号W/
R５、及びメモリ／ＩＯ信号M/IO６のラッチ回路を２段
とし、ＩＳＡバス19に対する連続的なライト・サイクル
の実行を可能としている。
ラッチ回路24を追加することによりマイクロプロセッサ
１から出力される制御信号であるライト／リード信号W/
R５、及びメモリ／ＩＯ信号M/IO６のラッチ回路を２段
とし、ＩＳＡバス19に対する連続的なライト・サイクル
の実行を可能としている。
【００４２】同様にラッチ回路の段数を増やすことによ
り、ＩＳＡバス19に対するより多くのライト・サイクル
の連続的な実行が可能となる。
り、ＩＳＡバス19に対するより多くのライト・サイクル
の連続的な実行が可能となる。
【００４３】以上、本発明をＩＳＡバスのバス・インタ
ーフェースの実施例に基づき説明したが、本発明がこの
バスに限定されるものでないことは勿論である。そし
て、バス制御装置において用いられるマイクロプロセッ
サ及びバスの制御信号の構成の差異は、制御信号が本発
明と同様な機能を有するものであれば本発明はこれを含
む。また、本実施例では、バス制御装置をマイクロプロ
セッサとは別の集積回路として説明したが、本発明のバ
ス制御装置はシングルチップマイコンとしてプロセッサ
と同一チップに集積化してもよい。
ーフェースの実施例に基づき説明したが、本発明がこの
バスに限定されるものでないことは勿論である。そし
て、バス制御装置において用いられるマイクロプロセッ
サ及びバスの制御信号の構成の差異は、制御信号が本発
明と同様な機能を有するものであれば本発明はこれを含
む。また、本実施例では、バス制御装置をマイクロプロ
セッサとは別の集積回路として説明したが、本発明のバ
ス制御装置はシングルチップマイコンとしてプロセッサ
と同一チップに集積化してもよい。
【００４４】
【発明の効果】以上説明したように、本発明によれば、
例えば動作周波数が３３ＭＨｚの高速マイクロプロセッ
サがＩＳＡバスに対してライト・サイクルを起動する
際、バスに対する書き込み要求信号をラッチした後、直
ちにマイクロプロセッサにウエイトを解除するレディ信
号を伝達することにより、８ビットＩ／Ｏ標準サイクル
においては、通常約２０クロック分のウエイト・サイク
ルを必要とするところを、約４クロックで終了し、約１
６クロック分のウエイト・サイクルを削減でき、マイク
ロプロセッサとバスの動作スピードの差によるマイクロ
プロセッサの空きサイクルの発生を解消し、高速マイク
ロプロセッサの処理能力を充分に発揮させ、システム全
体の処理性能を向上することができる。
例えば動作周波数が３３ＭＨｚの高速マイクロプロセッ
サがＩＳＡバスに対してライト・サイクルを起動する
際、バスに対する書き込み要求信号をラッチした後、直
ちにマイクロプロセッサにウエイトを解除するレディ信
号を伝達することにより、８ビットＩ／Ｏ標準サイクル
においては、通常約２０クロック分のウエイト・サイク
ルを必要とするところを、約４クロックで終了し、約１
６クロック分のウエイト・サイクルを削減でき、マイク
ロプロセッサとバスの動作スピードの差によるマイクロ
プロセッサの空きサイクルの発生を解消し、高速マイク
ロプロセッサの処理能力を充分に発揮させ、システム全
体の処理性能を向上することができる。
【００４５】また、本発明は、マイクロプロセッサの制
御信号を保持出力するラッチ回路を多段に設けることに
よって、バスに対する複数の書き込み要求の連続的な実
行を可能とする。
御信号を保持出力するラッチ回路を多段に設けることに
よって、バスに対する複数の書き込み要求の連続的な実
行を可能とする。
【図１】本発明の第１の実施例の構成を示すブロック図
である。
である。
【図２】本発明の第２の実施例の構成を示すブロック図
である。
である。
【図３】従来例の構成を示すブロック図である。
【図４】本発明の第１の実施例の動作タイミング・チャ
ートである。
ートである。
【図５】本発明の第１の実施例におけるレディ制御回路
の一例を示す回路図である。
の一例を示す回路図である。
1 マイクロプロセッサ 2 アドレス・バス 3 データ・バス 4 アドレス・ストローブ信号(ASTB) 5 ライト／リード信号(W/R) 6 メモリ／ＩＯ信号(M/IO) 7 レディ信号(RDY) 8 クロック出力信号(CLKOUT) 9 アドレス・デコーダ 10 アドレス・ラッチ 11 データ・ラッチ 12 バス制御装置 13, 15 ラッチ許可信号(LE) 14 ラッチ制御回路 16 ラッチ回路 17 レディ制御回路 18 同期化回路 19 ＩＳＡバス 20 メモリ・ライト信号(MWTC) 21 Ｉ／Ｏライト信号(IOWC) 22 ウエイト制御信号(CHRDY) 23 バス・クロック信号(BCLK) 24 ラッチ回路 25, 26 Ｄタイプラッチ回路 27 ゲート回路 28 インバータ
Claims (3)
- 【請求項１】マイクロプロセッサとバスとのインターフ
ェースを制御するバス制御装置において、 前記マイクロプロセッサから出力される書き込み信号を
含む所定の制御信号を入力とするラッチ回路と、 前記マイクロプロセッサから出力される書き込み信号及
びアドレス駆動信号等の制御信号を入力し前記ラッチ回
路にラッチ許可信号を出力するラッチ制御回路と、 前記マイクロプロセッサに対してバス制御の終了を通知
するレディ信号を出力するレディ制御回路と、を備え、 前記マイクロプロセッサがバスに対して書き込みサイク
ルを起動した際に、前記ラッチ制御回路は前記ラッチ許
可信号をアクティブとし前記ラッチ回路が前記所定の制
御信号をラッチすると共に、前記レディ制御回路は、前
記所定の制御信号が前記ラッチ回路にラッチされた後に
直ちに前記レディ信号をアクティブとすることを特徴と
するバス制御装置。 - 【請求項２】前記ラッチ回路を複数個縦続接続して成る
請求項１記載のバス制御装置。 - 【請求項３】前記ラッチ制御回路のラッチ許可信号が前
記マイクロプロセッサのアドレス出力のラッチ回路、及
びデータ出力のラッチ回路にラッチ許可信号として入力
される請求項１又は２に記載のバス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5202029A JP2508979B2 (ja) | 1993-07-23 | 1993-07-23 | バス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5202029A JP2508979B2 (ja) | 1993-07-23 | 1993-07-23 | バス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0736823A JPH0736823A (ja) | 1995-02-07 |
| JP2508979B2 true JP2508979B2 (ja) | 1996-06-19 |
Family
ID=16450749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5202029A Expired - Lifetime JP2508979B2 (ja) | 1993-07-23 | 1993-07-23 | バス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2508979B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05274253A (ja) * | 1992-03-25 | 1993-10-22 | Casio Comput Co Ltd | システムバス制御装置 |
-
1993
- 1993-07-23 JP JP5202029A patent/JP2508979B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05274253A (ja) * | 1992-03-25 | 1993-10-22 | Casio Comput Co Ltd | システムバス制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0736823A (ja) | 1995-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960227 |