JPH0222414B2 - - Google Patents
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- JPH0222414B2 JPH0222414B2 JP56107675A JP10767581A JPH0222414B2 JP H0222414 B2 JPH0222414 B2 JP H0222414B2 JP 56107675 A JP56107675 A JP 56107675A JP 10767581 A JP10767581 A JP 10767581A JP H0222414 B2 JPH0222414 B2 JP H0222414B2
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- pipeline
- activation signal
- cycle
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- 238000000034 method Methods 0.000 claims description 10
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- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 4
- 101150057826 plsC gene Proteins 0.000 description 4
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- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
- G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】
本発明は、外部装置接続の有無によつてパイプ
ライン起動のタイミングが異なるデータ処理装置
に好適するパイプライン制御方式に関する。
ライン起動のタイミングが異なるデータ処理装置
に好適するパイプライン制御方式に関する。
電子計算機を高速化する技術の一つとしてパイ
プライン制御が知られている。このパイプライン
制御技術によつて処理の高速化を図る際の重要な
点は、パイプライン制御の乱れをいかに少なく抑
えるかにある。しかし、高速演算オプシヨン（た
とえば浮動小数点演算プロセツサなど）が付加可
能なシステムにおいては、該オプシヨンが付加さ
れない場合についても考慮が払われていなければ
ならず、該オプシヨンが付加されていない場合の
制御を行なうために、逆にオプシヨン付加時の性
能がそれによつて悪影響を受け、パイプライン制
御の乱れを招くことがある。この点に関し、特に
パイプライン起動のタイミングの遅れが問題であ
り、これについて詳述する。
プライン制御が知られている。このパイプライン
制御技術によつて処理の高速化を図る際の重要な
点は、パイプライン制御の乱れをいかに少なく抑
えるかにある。しかし、高速演算オプシヨン（た
とえば浮動小数点演算プロセツサなど）が付加可
能なシステムにおいては、該オプシヨンが付加さ
れない場合についても考慮が払われていなければ
ならず、該オプシヨンが付加されていない場合の
制御を行なうために、逆にオプシヨン付加時の性
能がそれによつて悪影響を受け、パイプライン制
御の乱れを招くことがある。この点に関し、特に
パイプライン起動のタイミングの遅れが問題であ
り、これについて詳述する。
パイプライン制御による命令処理は、第１図の
機能ブロツク図に示されるように、キヤツシユメ
モリから命令バツフアに命令が移動されるＩサイ
クル（ステージ）と、アドレス計算を行なうＡサ
イクルと、キヤツシユメモリのデイレクトリを参
照するＲサイクルと、キヤツシユメモリをアクセ
スするＣサイクルと、マイクロプログラムが動作
するＥサイクル（実行ステージ）とを順に経て実
現されるのが一般的である。これら５種のサイク
ル（ステージ）から成る命令処理シーケンスは、
パイプライン制御機構にパイプライン起動がかけ
られることにより起動され、Ｉサイクルから順次
実行される。ところで上述のＩ，Ａ，Ｒ，Ｃの各
サイクルは１マシンサイクルであるが、Ｂサイク
ルは１マシンサイクルとは限らず多種多様であ
る。この場合、Ｅサイクルが１マシンサイクル、
２マシンサイクル、３マシンサイクルのように比
較的少ないマシンサイクルであれば、ハードウエ
アによりパイプラインの起動が管理され、極めて
多くのサイクル数を必要とするＥサイクルであれ
ば、マイクロプログラムによつてパイプラインの
起動が管理されるのが一般的である。第２図イ〜
ハは先行する命令のＥサイクルがそれぞれ１マシ
ンサイクル、３マシンサイクル、極めて多数のマ
シンサイクルを必要とする場合のタイミング図を
示すものである。
機能ブロツク図に示されるように、キヤツシユメ
モリから命令バツフアに命令が移動されるＩサイ
クル（ステージ）と、アドレス計算を行なうＡサ
イクルと、キヤツシユメモリのデイレクトリを参
照するＲサイクルと、キヤツシユメモリをアクセ
スするＣサイクルと、マイクロプログラムが動作
するＥサイクル（実行ステージ）とを順に経て実
現されるのが一般的である。これら５種のサイク
ル（ステージ）から成る命令処理シーケンスは、
パイプライン制御機構にパイプライン起動がかけ
られることにより起動され、Ｉサイクルから順次
実行される。ところで上述のＩ，Ａ，Ｒ，Ｃの各
サイクルは１マシンサイクルであるが、Ｂサイク
ルは１マシンサイクルとは限らず多種多様であ
る。この場合、Ｅサイクルが１マシンサイクル、
２マシンサイクル、３マシンサイクルのように比
較的少ないマシンサイクルであれば、ハードウエ
アによりパイプラインの起動が管理され、極めて
多くのサイクル数を必要とするＥサイクルであれ
ば、マイクロプログラムによつてパイプラインの
起動が管理されるのが一般的である。第２図イ〜
ハは先行する命令のＥサイクルがそれぞれ１マシ
ンサイクル、３マシンサイクル、極めて多数のマ
シンサイクルを必要とする場合のタイミング図を
示すものである。
第２図ハに示される如くＥサイクルが極めて多
数のマシンサイクルを必要とする命令の一つにた
とえば浮動小数点演算命令がある。そこでこの浮
動小数点演算命令を高速で行なうために、データ
処理装置に高速浮動小数点演算プロセツサを付加
し、Ｅサイクル（実行ステージ）を当該演算プロ
セツサの処理に委ねる場合が多い。ところで、デ
ータ処理装置（CPU）内で（マイクロプログラ
ムにより）浮動小数点演算命令を実行する場合、
一般にデータ処理装置内には浮動小数点演算レジ
スタが設けられていないため、主メモリの特定番
地が上記レジスタとして用いられる。このため、
上述の演算命令の実行ステージにおいて主メモリ
の特定番地に対するメモリアクセスが発生し、メ
モリアドレスレジスタなどパイプ系のレジスタが
使用されるため、該レジスタの内容が破壊される
恐れがある。そこで、上述の破壊を防ぐためには
上記演算命令の実行ステージにおいてパイプ系の
レジスタ使用が不要となつた後に、後続する命令
処理シーケンスに対するパイプライン起動をかけ
なければならず、マイクロプログラム処理による
演算実行速度の遅れとあいまつて第３図イに示さ
れるようにパイプライン起動信号の出力タイミン
グが遅れる。
数のマシンサイクルを必要とする命令の一つにた
とえば浮動小数点演算命令がある。そこでこの浮
動小数点演算命令を高速で行なうために、データ
処理装置に高速浮動小数点演算プロセツサを付加
し、Ｅサイクル（実行ステージ）を当該演算プロ
セツサの処理に委ねる場合が多い。ところで、デ
ータ処理装置（CPU）内で（マイクロプログラ
ムにより）浮動小数点演算命令を実行する場合、
一般にデータ処理装置内には浮動小数点演算レジ
スタが設けられていないため、主メモリの特定番
地が上記レジスタとして用いられる。このため、
上述の演算命令の実行ステージにおいて主メモリ
の特定番地に対するメモリアクセスが発生し、メ
モリアドレスレジスタなどパイプ系のレジスタが
使用されるため、該レジスタの内容が破壊される
恐れがある。そこで、上述の破壊を防ぐためには
上記演算命令の実行ステージにおいてパイプ系の
レジスタ使用が不要となつた後に、後続する命令
処理シーケンスに対するパイプライン起動をかけ
なければならず、マイクロプログラム処理による
演算実行速度の遅れとあいまつて第３図イに示さ
れるようにパイプライン起動信号の出力タイミン
グが遅れる。
これに対し、高速浮動小数点演算プロセツサな
どの演算オプシヨンをデータ処理装置に付加して
命令処理を行なう場合、その実行ステージ（Ｅサ
イクル）は演算オプシヨン内ですべて行なわれ、
しかも高速で行なわれるため、Ｅサイクルの開始
時にマイクロ命令によりパイプライン起動信号を
出力することも可能となる。しかし、このために
は、演算オプシヨンの有無の判断が必要であり、
当該判断は一般に演算オプシヨンを必要とする命
令処理のＥサイクルの先頭でマイクロプログラム
により行なわれていた。したがつて、演算オプシ
ヨン有りの場合でも、パイプライン起動信号を出
力できるのは、第３図ロに示されているように早
くてＥサイクルにおける２番目のマシンサイクル
であり（マイクロプログラムによる判断処理に際
しての種々の制限により更に遅れる場合もある）、
Ｅサイクルの開始時に後続する命令に対するパイ
プライン起動をかけることは不可能であつた。こ
のため、たとえ演算オプシヨンによる演算処理時
間が短い命令であつても、後続する命令のパイプ
起動が遅れることから、処理時間が等価的に長く
なり、演算オプシヨンの高速処理機能を充分に発
揮することができなかつた。
どの演算オプシヨンをデータ処理装置に付加して
命令処理を行なう場合、その実行ステージ（Ｅサ
イクル）は演算オプシヨン内ですべて行なわれ、
しかも高速で行なわれるため、Ｅサイクルの開始
時にマイクロ命令によりパイプライン起動信号を
出力することも可能となる。しかし、このために
は、演算オプシヨンの有無の判断が必要であり、
当該判断は一般に演算オプシヨンを必要とする命
令処理のＥサイクルの先頭でマイクロプログラム
により行なわれていた。したがつて、演算オプシ
ヨン有りの場合でも、パイプライン起動信号を出
力できるのは、第３図ロに示されているように早
くてＥサイクルにおける２番目のマシンサイクル
であり（マイクロプログラムによる判断処理に際
しての種々の制限により更に遅れる場合もある）、
Ｅサイクルの開始時に後続する命令に対するパイ
プライン起動をかけることは不可能であつた。こ
のため、たとえ演算オプシヨンによる演算処理時
間が短い命令であつても、後続する命令のパイプ
起動が遅れることから、処理時間が等価的に長く
なり、演算オプシヨンの高速処理機能を充分に発
揮することができなかつた。
本発明は上記事情に鑑みてなされたものでその
目的は、データ処理装置に外部装置を接続して命
令実行を行なう場合に、乱れのないパイプライン
制御が行なえ、上記外部装置の有する処理機能が
最大限に発揮できるパイプライン制御方式を提供
することにある。
目的は、データ処理装置に外部装置を接続して命
令実行を行なう場合に、乱れのないパイプライン
制御が行なえ、上記外部装置の有する処理機能が
最大限に発揮できるパイプライン制御方式を提供
することにある。
以下、本発明の一実施例を図面を参照して説明
する。第４図は本発明が適用されるデータ処理装
置１０の要部構成を示すもので、１１は同時に異
なるパイプラインステージを使用して複数の命令
の処理を連続的に行なわしめるパイプライン制御
機構である。パイプライン制御機構１１は信号ラ
イン１２より有効（論理“１”）なパイプライン
起動信号PLSが入力されることにより後続する命
令の命令処理シーケンスを起動する。本実施例で
はパイプライン起動のために３種のパイプライン
起動信号PLSA，PLSB，PLSCが用意されてお
り、これら信号PLSA，PLSB，PLSCのいずれ
か一つの信号がパイプライン起動信号PLSとして
用いられるようになつている。ここで、パイプラ
イン起動信号PLSAは、従来例で示したように長
いＥサイクルを必要とする命令の処理シーケンス
において、マイクロプログラム制御により発生さ
れるものである。また、パイプライン起動信号
PLSCは、同じく短いＥサイクルで実行可能な命
令の処理シーケンスにおいて、ハードウエアによ
つて発生されるものである。一方、パイプライン
起動信号PLSBは本発明独自の信号であり、高速
浮動小数点演算プロセツサなどの演算オプシヨン
の使用を必要とする命令の処理シーケンスにおい
て、Ｅサイクルにおいてはマイクロプログラム制
御により、Ｉ，Ａ，Ｒ，Ｃの各サイクルにおいて
は当該命令の命令コードの特定デコード出力に応
じて演算オプシヨン接続の有無に無関係に発生さ
れるものである。
する。第４図は本発明が適用されるデータ処理装
置１０の要部構成を示すもので、１１は同時に異
なるパイプラインステージを使用して複数の命令
の処理を連続的に行なわしめるパイプライン制御
機構である。パイプライン制御機構１１は信号ラ
イン１２より有効（論理“１”）なパイプライン
起動信号PLSが入力されることにより後続する命
令の命令処理シーケンスを起動する。本実施例で
はパイプライン起動のために３種のパイプライン
起動信号PLSA，PLSB，PLSCが用意されてお
り、これら信号PLSA，PLSB，PLSCのいずれ
か一つの信号がパイプライン起動信号PLSとして
用いられるようになつている。ここで、パイプラ
イン起動信号PLSAは、従来例で示したように長
いＥサイクルを必要とする命令の処理シーケンス
において、マイクロプログラム制御により発生さ
れるものである。また、パイプライン起動信号
PLSCは、同じく短いＥサイクルで実行可能な命
令の処理シーケンスにおいて、ハードウエアによ
つて発生されるものである。一方、パイプライン
起動信号PLSBは本発明独自の信号であり、高速
浮動小数点演算プロセツサなどの演算オプシヨン
の使用を必要とする命令の処理シーケンスにおい
て、Ｅサイクルにおいてはマイクロプログラム制
御により、Ｉ，Ａ，Ｒ，Ｃの各サイクルにおいて
は当該命令の命令コードの特定デコード出力に応
じて演算オプシヨン接続の有無に無関係に発生さ
れるものである。
１３，１４，１５はそれぞれパイプライン起動
信号PLSA，PLSB，PLSCの信号ライン、１６
はアンドゲート（以下、ANDと称する）、１７は
インバータ（以下、INVと称する）、１８はオア
ゲート（以下、ORと称する）である。AND１６
はINV１７の出力が論理“１”の期間中、開状
態となり、信号ライン１４上の２値信号をそのま
ま出力する。OR１８は信号ライン１３，１５上
の各２値信号およびAND１６の出力信号のオア
出力を信号ライン１２上へ出力する。INV１７
は入力端子１９を有しており、この入力端子１９
にはプルアツプ抵抗Ｒの一端が接続されている。
このプルアツプ抵抗Ｒの他端には電源電圧＋Ｖが
印加されている。２０は演算オプシヨンであり、
該オプシヨン２０がデータ処理装置１０に接続さ
れることにより、INV１７の入力端子１９が接
地状態となるようになつている。なお、主メモリ
マイクロプログラム処理実行部等は省略されてい
る。
信号PLSA，PLSB，PLSCの信号ライン、１６
はアンドゲート（以下、ANDと称する）、１７は
インバータ（以下、INVと称する）、１８はオア
ゲート（以下、ORと称する）である。AND１６
はINV１７の出力が論理“１”の期間中、開状
態となり、信号ライン１４上の２値信号をそのま
ま出力する。OR１８は信号ライン１３，１５上
の各２値信号およびAND１６の出力信号のオア
出力を信号ライン１２上へ出力する。INV１７
は入力端子１９を有しており、この入力端子１９
にはプルアツプ抵抗Ｒの一端が接続されている。
このプルアツプ抵抗Ｒの他端には電源電圧＋Ｖが
印加されている。２０は演算オプシヨンであり、
該オプシヨン２０がデータ処理装置１０に接続さ
れることにより、INV１７の入力端子１９が接
地状態となるようになつている。なお、主メモリ
マイクロプログラム処理実行部等は省略されてい
る。
次に本発明一実施例の動作を説明する。まず、
第４図に示されているようにデータ処理装置１０
に演算オプシヨン２０が接続（付加）されている
場合について第５図イのタイミング図を参照して
説明する。たとえば今、演算オプシヨンの使用を
必要とする命令１の命令処理シーケンスがＩサイ
クル、Ａサイククル、Ｒサイクル、Ｃサイクルを
経てＥサイクルに入つたものとする。そして、マ
イクロプログラム制御により、演算オプシヨンの
有無に無関係にＥサイクルの先頭マシンサイクル
で第５図イに示されるようにパイプライン起動信
号PLSBが発生されたものとする（演算オプシヨ
ンの有無の判断ステツプを経ずに信号PLSBを発
生することから、Ｅサイクルの先頭マシンサイク
ルでの信号PLSBの出力が可能となる）。パイプ
ライン起動信号PLSBは信号ライン１４を経由し
てAND１６の一方の入力端子に入力される。
AND１６の他方の入力端子にはINV１７の出力
信号が入力されている。INV１７の入力端子１
９は、データ処理装置１０に演算オプシヨン２０
が接続（付加）されている場合、接地（論理
“０”）状態となつており、この期間中INV１７
の出力信号は論理“１”となつている。AND１
６はINV１７の出力信号の論理“１”状態に応
じて開状態となつており、パイプライン起動信号
PLSBをそのままOR１８に出力する。OR１８は
このパイプライン起動信号PLSBをパイプライン
起動信号PLSとして信号ライン１２上に出力す
る。しかしてパイプライン起動信号PLSはパイプ
ライン制御機構１１に入力される。この結果、第
５図イに示されるように後続する命令２の命令処
理シーケンスが起動され、命令１のＥサイクルと
並行して命令２のＩサイクルが開始される。この
ように本実施例によれば、データ処理装置１０に
演算オプシヨン２０が接続されている場合、オプ
シヨン使用を必要とする命令１の命令処理シーケ
ンスにおいて、Ｅサイクルの冒頭（命令の内容に
よつてはＩ〜Ｃサイクルの場合もあり得る）で接
続する命令２のパイプライン起動が可能となるた
め、従来にくらべて命令１のＥサイクルに要する
マシンサイクル数を減少することができる。
第４図に示されているようにデータ処理装置１０
に演算オプシヨン２０が接続（付加）されている
場合について第５図イのタイミング図を参照して
説明する。たとえば今、演算オプシヨンの使用を
必要とする命令１の命令処理シーケンスがＩサイ
クル、Ａサイククル、Ｒサイクル、Ｃサイクルを
経てＥサイクルに入つたものとする。そして、マ
イクロプログラム制御により、演算オプシヨンの
有無に無関係にＥサイクルの先頭マシンサイクル
で第５図イに示されるようにパイプライン起動信
号PLSBが発生されたものとする（演算オプシヨ
ンの有無の判断ステツプを経ずに信号PLSBを発
生することから、Ｅサイクルの先頭マシンサイク
ルでの信号PLSBの出力が可能となる）。パイプ
ライン起動信号PLSBは信号ライン１４を経由し
てAND１６の一方の入力端子に入力される。
AND１６の他方の入力端子にはINV１７の出力
信号が入力されている。INV１７の入力端子１
９は、データ処理装置１０に演算オプシヨン２０
が接続（付加）されている場合、接地（論理
“０”）状態となつており、この期間中INV１７
の出力信号は論理“１”となつている。AND１
６はINV１７の出力信号の論理“１”状態に応
じて開状態となつており、パイプライン起動信号
PLSBをそのままOR１８に出力する。OR１８は
このパイプライン起動信号PLSBをパイプライン
起動信号PLSとして信号ライン１２上に出力す
る。しかしてパイプライン起動信号PLSはパイプ
ライン制御機構１１に入力される。この結果、第
５図イに示されるように後続する命令２の命令処
理シーケンスが起動され、命令１のＥサイクルと
並行して命令２のＩサイクルが開始される。この
ように本実施例によれば、データ処理装置１０に
演算オプシヨン２０が接続されている場合、オプ
シヨン使用を必要とする命令１の命令処理シーケ
ンスにおいて、Ｅサイクルの冒頭（命令の内容に
よつてはＩ〜Ｃサイクルの場合もあり得る）で接
続する命令２のパイプライン起動が可能となるた
め、従来にくらべて命令１のＥサイクルに要する
マシンサイクル数を減少することができる。
次にデータ処理装置１０に演算オプシヨン２０
が接続されていない場合について第５図ロのタイ
ミング図を参照して説明する。たとえば今、演算
オプシヨンの使用を必要とする命令１の命令処理
シーケンスがＩサイクル、Ａサイクル、Ｒサイク
ル、Ｃサイクルを経てＥサイクルに入つたものと
する。そして、Ｅサイクルの先頭サイクルで前述
した場合と同様に演算オプシヨンの有無に無関係
にパイプライン起動信号PLSBが発生されたもの
とする。この例では、INV１７の入力端子１９
は、データ処理装置１０に演算オプシヨン２０が
接続されていないことから、プルアツプ抵抗Ｒを
介して印加される電源電圧＋Ｖによつて論理
“１”状態となつており、INV１７の出力信号は
論理“０”状態にある。このため、AND１６は
前述した場合と違つて閉状態となつており、パイ
プライン起動信号PLSBのOR１８への出力が禁
止される。この結果、第５図ロに示されるように
パイプライン起動信号PLSBが発生されても、パ
イプライン起動信号PLSBが出力されないため、
パイプラインが起動される恐れはない。
が接続されていない場合について第５図ロのタイ
ミング図を参照して説明する。たとえば今、演算
オプシヨンの使用を必要とする命令１の命令処理
シーケンスがＩサイクル、Ａサイクル、Ｒサイク
ル、Ｃサイクルを経てＥサイクルに入つたものと
する。そして、Ｅサイクルの先頭サイクルで前述
した場合と同様に演算オプシヨンの有無に無関係
にパイプライン起動信号PLSBが発生されたもの
とする。この例では、INV１７の入力端子１９
は、データ処理装置１０に演算オプシヨン２０が
接続されていないことから、プルアツプ抵抗Ｒを
介して印加される電源電圧＋Ｖによつて論理
“１”状態となつており、INV１７の出力信号は
論理“０”状態にある。このため、AND１６は
前述した場合と違つて閉状態となつており、パイ
プライン起動信号PLSBのOR１８への出力が禁
止される。この結果、第５図ロに示されるように
パイプライン起動信号PLSBが発生されても、パ
イプライン起動信号PLSBが出力されないため、
パイプラインが起動される恐れはない。
パイプライン起動信号PLSBの発生の後、Ｅサ
イクル内においてマイクロプログラム制御により
従来例と同様に演算オプシヨン有無の判断ステツ
プが実行され、演算オプシヨン無しの判断がなさ
れた場合、データ処理装置１０内でマイクロプロ
グラムにより命令の実行が行なわれる。そして、
従来例と同様に、パイプ系レジスタの使用が不要
となつた以降の適切なタイミングで、マイクロプ
ログラム制御により起動信号PLSAが信号ライン
１３上に出力される。OR１８は信号ライン１３
上のパイプライン起動信号PLSAを第５図ロに示
されるようにパイプライン起動信号PLSとして信
号ライン１２上に出力する。この結果、後続する
命令２の命令処理シーケンスが起動される。
イクル内においてマイクロプログラム制御により
従来例と同様に演算オプシヨン有無の判断ステツ
プが実行され、演算オプシヨン無しの判断がなさ
れた場合、データ処理装置１０内でマイクロプロ
グラムにより命令の実行が行なわれる。そして、
従来例と同様に、パイプ系レジスタの使用が不要
となつた以降の適切なタイミングで、マイクロプ
ログラム制御により起動信号PLSAが信号ライン
１３上に出力される。OR１８は信号ライン１３
上のパイプライン起動信号PLSAを第５図ロに示
されるようにパイプライン起動信号PLSとして信
号ライン１２上に出力する。この結果、後続する
命令２の命令処理シーケンスが起動される。
以上詳述したように本発明のパイプライン制御
方式によれば、データ処理装置に外部装置を接続
して命令実行を行なう場合に、乱れのないパイプ
ライン制御が行なえるので、外部装置の有する処
理機能が最大限に発揮できる。
方式によれば、データ処理装置に外部装置を接続
して命令実行を行なう場合に、乱れのないパイプ
ライン制御が行なえるので、外部装置の有する処
理機能が最大限に発揮できる。
第１図は一般的なパイプライン制御機能を有す
るデータ処理装置の機能ブロツク図、第２図イ〜
ハは一般的なパイプライン制御を説明するための
タイミング図で、イはＥサイクル（実行ステー
ジ）が１マシンサイクルの場合、ロは同じく３マ
シンサイクルの場合、ハは同じく多数のマシンサ
イクルの場合、第３図イ，ロはそれぞれ外部装置
無し、外部装置有りの場合の従来のパイプライン
制御を説明するためのタイミング図、第４図は本
発明のパイプライン制御方式が適用されるデータ
処理装置の一実施例を示すブロツク図、第５図
イ，ロは上記実施例の動作を説明するためのタイ
ミング図であり、イは外部装置有りの場合、ロは
外部装置無しの場合である。 １０…データ処理装置、１１…パイプライン制
御機構、１６…アンドゲート（AND）、１８…オ
アゲート（OR）、２０…演算オプシヨン（外部
装置）、PLSA…パイプライン起動信号（異なる
種類の起動信号の一つ）、PLSB…パイプライン
起動信号。
るデータ処理装置の機能ブロツク図、第２図イ〜
ハは一般的なパイプライン制御を説明するための
タイミング図で、イはＥサイクル（実行ステー
ジ）が１マシンサイクルの場合、ロは同じく３マ
シンサイクルの場合、ハは同じく多数のマシンサ
イクルの場合、第３図イ，ロはそれぞれ外部装置
無し、外部装置有りの場合の従来のパイプライン
制御を説明するためのタイミング図、第４図は本
発明のパイプライン制御方式が適用されるデータ
処理装置の一実施例を示すブロツク図、第５図
イ，ロは上記実施例の動作を説明するためのタイ
ミング図であり、イは外部装置有りの場合、ロは
外部装置無しの場合である。 １０…データ処理装置、１１…パイプライン制
御機構、１６…アンドゲート（AND）、１８…オ
アゲート（OR）、２０…演算オプシヨン（外部
装置）、PLSA…パイプライン起動信号（異なる
種類の起動信号の一つ）、PLSB…パイプライン
起動信号。
Claims (1)
- 【特許請求の範囲】 １ パイプライン起動により実行ステージを含む
複数のパイプラインステージから成る命令処理シ
ーケンスを起動し、これらパイプライン起動が順
次かけられることにより同時に異なるパイプライ
ンステージを使用して複数の命令の処理を連続的
に行なわしめるパイプライン制御機構を備えたデ
ータ処理装置において、 上記データ処理装置に代えて上記実行ステージ
を高速に実行するのに供される外部装置が上記デ
ータ処理装置に接続されているか否かを上記命令
処理シーケンスにおいて判別し、その判別結果お
よび命令処理シーケンスの進行状況に応じたタイ
ミングで第１のパイプライン起動信号を発生する
第１のパイプライン起動信号発生手段と、上記外
部装置の接続の有無に無関係に第２のパイプライ
ン起動信号を上記第１のパイプライン起動信号よ
り早いタイミングで発生する第２のパイプライン
起動信号発生手段と、上記データ処理装置に上記
外部装置が接続されている期間中のみ付勢され
て、上記第２のパイプライン起動信号の出力を許
可するゲートとを具備し、 上記データ処理装置に上記外部装置が接続され
ている場合には上記第２のパイプライン起動信号
によつてパイプライン起動がかけられ、上記デー
タ処理装置に上記外部装置が接続されていない場
合には上記第１のパイプライン起動信号によつて
パイプライン起動がかけられるようにしたことを
特徴とするパイプライン制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10767581A JPS5810244A (ja) | 1981-07-10 | 1981-07-10 | パイプライン制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10767581A JPS5810244A (ja) | 1981-07-10 | 1981-07-10 | パイプライン制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5810244A JPS5810244A (ja) | 1983-01-20 |
| JPH0222414B2 true JPH0222414B2 (ja) | 1990-05-18 |
Family
ID=14465133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10767581A Granted JPS5810244A (ja) | 1981-07-10 | 1981-07-10 | パイプライン制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5810244A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB0131097D0 (en) | 2001-12-31 | 2002-02-13 | Applied Materials Inc | Ion sources |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54122052A (en) * | 1978-03-15 | 1979-09-21 | Nec Corp | Arithmetic unit |
-
1981
- 1981-07-10 JP JP10767581A patent/JPS5810244A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54122052A (en) * | 1978-03-15 | 1979-09-21 | Nec Corp | Arithmetic unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5810244A (ja) | 1983-01-20 |
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