JPS61165136A - バツフアアクセス要求制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に設けられて命令のオペランド等
を保持する高速バッファメモリに対する、命令制御部か
らのアクセス要求発行を制御する方式に関する。

命令実行のパイプライン制御方式は、公知のように、各
命令の実行は時間的に直列に実行される複数のステージ
で構成され、異なる複数の命令について、それらのステ
ージが並列に実行される方式である。

情報処理装置内に設けられる、比較的高速小容量のメモ
リからなり、主記憶装置に記憶するデータの写を保持す
るバッファメモリ技術も公知であり、命令のオペランド
が主記憶装置のデータである場合には、まずバッファメ
モリにアクセスし、バッファメモリに所要のデータの写
がある限り、そのデータが処理される。

オペランドに対するアクセス要求の発行は、パイプライ
ンの特定のステージで行われるので、一般にそのステー
ジを通過する異なる命令によるアクセス要求が、相次ぐ
制御サイクルに連続して発生し得る。

こ−で、データ読み出し要求の場合は、１要求は１回の
アクセスで終わるが、書き込み要求の場合は、読み出し
たデータの一部を更新して再書き込みするために、２回
のアクセスを必要とする。

このために、データ書き込み要求が出ると、その後のあ
る制御サイクルにおける、その要求による実際の書き込
み処理と、後からのアクセス要求との衝突が起こ得、一
方の処理を遅延する等の制御が必要である。

〔従来の技術と発明が解決しようとする問題点〕第２図
（ａｌはバッファメモリのアクセス制御部の構成概念を
示すブロック図である。

命令制御部１２からのアクセス要求情報は、制御線１に
よってアクセス制御部の優先選択ステージ２に入力する
。

優先選択ステージ（Ｐ）２を通過した要求情報は、アド
レス変換ステージ（Ｔ）３で、公知の方法により、要求
情報の主記憶アドレスから、その写のあるバッファメモ
リ上のアドレスを求める。

次の読み出しステージ（Ｂ）４でバッファメモリからデ
ータを読み出す制御が行われ、次の終了ステージ（Ｒ）
５で要求元へ転送して処理される。

データ読み出し要求は以上によって終了するが、データ
書き込み要求の場合には、Ｂステージ４から再びＰステ
ージ２に戻り、書き込みの処理に入る。

このとき前記のように、同時に制御線１には新しいアク
セス要求が来ている場合があるが、Ｐステージ２では、
書き込み処理を優先して有効とし、書き込み要求情報を
書き込みデータステージ（−）６に送る。

このステージで前に読み出したデータを更新し、次の書
き込みステージ（Ｓ）７でバッファメモリに書き込んで
処理を終わる。

先に、Ｐステージ２で競合した新しいアクセス要求は、
Ｔステージ３へ送られ、前記と同様のタイミングで順次
次のステージへ進むが、同時にフラグ８がセットされて
フラグ９．１０と進み、それらのフラグがオンの場合に
対応するステージ３．４．５の処理は行われない。

Ｐステージ２によるフラグ８のセントは、後続のアクセ
ス要求についても行われ、Ｓステージ７の終了が、制御
線１１で通知されるまで続く。

フラグ付でＲステージ５まで進んだアクセス要求は、再
びＰステージ２に入力し、この時フラグ８がセントされ
ない状態になっているので、前記と同様の正常な読み出
し処理が開始される。

以上のような、アクセス要求の処理の進行状態を第２図
（ｂ）に示す。第２図ｆｂ）は左から右へ時間が経過す
るものとして、各要求のステージの遷移を衷している。

但し、括弧を付した部分は処理が行われることな（ステ
ージを通過する部分である。

図の行２０が、データ書き込み要求であり、その他は読
み出し要求とする。　　　“ 読み出し要求のうち、行２１及び２２は正常に進行する
麻、行２０の要求の書き込み処理と競合する行２３の要
求及びそれ以後の要求は、歯示するように処理の行われ
ないステージを経過してから読み出しが実行される。

命令制御部１２では、第２図（ｂ）の行２３に該当する
要求を発行した命令の実行が、オペランドデータがアク
セス制御部から返送されないことによって、パイプライ
ン上のあるステージで停滞し、従って後続のステージの
他の命令の進行も止まる。

この停滞は第２図（ｂ）に示すように４サイクル続いた
後に回復する。

以上のように、データ書き込み要求の書き込み処理と競
合したアクセス要求以後の処理は４サイクルの遅延を必
要とするので、処理装置の性能上の問題であった。

〔問題点を解決するための手段〕

前記の問題点は、パイプライン制御方式により、複数の
命令を並列処理する命令制御部、該命令のオペランドを
保持するバッファメモリ、及び該命令制御部のアクセス
要求を受けて、該バッファメモリに対するアクセスを制
御するアクセス制御部を持つ情報処理装置において、該
バッファメモリに対するデータ書き込み処理を開始する
ことを該アクセス制御部から上記命令制御部へ通知する
手段を設け、該命令制御部は該通知を受けた場合に　　
・は、上記アクセス要求の発行状態を所定の時間延長す
る本発明のバッファアクセス要求制御方式によって解決
される。

〔作用〕

アクセス制御部は書き込み処理を開始すること、即ち前
記の意味で競合が発生し得ることを命令制御部に通知す
る。　。

命令制御部はこの通知を受けると、パイプラインのステ
ージの進行を例えば１制御サイクルの時間停止する。

従って、上記通知の時点で発行されたアクセス要求は、
次のサイクルまで延長されることになり、この要求は前
サイクルで開始した書き込み処理とは競合しないから、
アクセス制御部は正常に受は付けて読み出し処理を進め
るよやにすることにより、遅延を１サイクルのみに減少
することができる。

〔実施例、〕

第１図（ａ）は本発明の一実施例構成を示すブロック図
である。図は第２図ｆａ＋に対応するアクセス制御部を
示し、両者同一の符号は同じ構成部分を示している。

Ｐステージ２は、Ｂステージ４から再入力する書き込み
処理と制御線１の新要求とが競合した場合に、従来と同
様に書き込み処理を優先するが、従来のように新要求を
仮に受は付けることはしないで、命令制御部１２に対し
て、制御線３０により書き込み処理のあることを通知す
る信号を送る。

命令制御部１２は制御線１２の信号を受けるとパイプラ
インの状態をロックして、現状態を次のサイクルまで保
持する。

従って、制御線１には次のサイクルで前の新要求が再び
転送され、この止き書き込み処理の要求が再びＢステー
ジ４から来ていなければ、新要求が受は付けられ、前記
従来例と同様に読み出し処理が行われる。

以上による、アクセス制御部のステージの遷移１を第１
図（ａｌに示す。

行２０．２１．２２のアクセス要求は、第２図（ｋｌ）
の場合と同様に進行する。

行２４は第２図（ｂ）の行２３に対応する要求を示し、
行２０の要求の書き込み処理と競合する。

このサイクルで、前記の通り制御線３０の信号によって
、命令制御部のパイプラインが１ザイクルの間口ツクさ
れ、次のサイクルで再びアクセス要求がアクセス制御部
のＰステージ２へ再入力される。

これにより、行２４及びそれ、以後のアクセス要求が、
１サイクルのみの遅延で処理されることが示されている
。

〔発明の効果〕

以上の説明から明らかなように本発明によれば、パイプ
ライン制御の情報処理装置における、バッファメモリの
アクセス競合による遅延が短縮されるので、情報処理装
置の性能を向上するという著しい工業的効果がある。

【図面の簡単な説明】

第１図は本発明一実施例の構成等を説明する図、第２図
は従来の一構成例等を説明する図である。 図において、 １．３０は制御線、 ２〜７はアクセス制御のステージ、 ８〜９はフラグ、　　　１２は命令制御部を示す。 第２圀け〕 索し　２　　閾　（レラ

Claims (1)

【特許請求の範囲】
1. パイプライン制御方式により、複数の命令を並列処理す
   る命令制御部、該命令のオペランドを保持するバッファ
   メモリ、及び該命令制御部のアクセス要求を受けて、該
   バッファメモリに対するアクセスを制御するアクセス制
   御部を持つ情報処理装置において、該バッファメモリに
   対するデータ書き込み処理を開始することを該アクセス
   制御部から上記命令制御部へ通知する手段を設け、該命
   令制御部は該通知を受けた場合には、上記アクセス要求
   の発行状態を所定の時間延長することを特徴とするバッ
   ファアクセス要求制御方式。