JPH0419574B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、計算機システムにおける、中央処理
装置のスカラレジスタ等を保持するレジスタスタ
ツクが、中央処理装置と、それに接続されるベク
トル処理装置とから参照される場合の、レジスタ
書き込みを制御する方式に関する。

計算機システムの中央処理装置（以下におい
て、ＣＰＵという）等の高速化方式として、いわ
ゆるパイプライン方式による、並列処理方式が使
用されている。

このような、並列処理方式においては、同時に
複数の命令実行の流れが存在するので、異なる命
令間において、レジスタスタツクへのアクセスが
同時に発生した場合に、一方のアクセスを遅らせ
て、データの衝突を避けたり、データをバイパス
して渡す等の制御を必要とする。

一方、更に高速な処理を必要とする等のシステ
ムにおいては、ベクトルデータの高速演算用に構
成された専用処理装置であるベクトル処理装置
（以下において、VPという）を併用する場合があ
る。

VPは、公知のように、主に主記憶装置のベク
トルデータの演算を高速に処理するように構成さ
れた処理装置であるが、ＣＰＵと併用される構成
においては、VPがＣＰＵのスカラレジスタを参照
することも必要である。

その結果、上記のようなレジスタ参照順序の制
御に加えて、ＣＰＵのパイプラインとは非同期に
発生するVPからのレジスタアクセスと、ＣＰＵで
の命令実行パイプラインから発生するアクセスと
の衝突を制御することが必要になる。

〔従来の技術〕

第２図に示すような、VPとＣＰＵを併用する構
成の一方式においては、VP１とＣＰＵ２は相互に
接続され、又それぞれ個別のポートによつて主記
憶アクセス制御装置（以下において、ＭＣＵとい
う）３を経て、主記憶装置（以下において、
ＭＳＵという）４にに接続される。

ＣＰＵ２は、ＭＣＵ３を経てＭＳＵ４から取り出
す命令をデコードし、その命令がベクトル演算命
令の場合に、ＣＰＵ２からVP１へ所要の制御情報
及びデータ等を転送線６により転送して、VP１
へ処理を依頼する。

VP１は、自身でＭＣＵ３を経てＭＳＵ４にアク
セスし、ＣＰＵ２とは独立に処理を進めるが、
ＣＰＵ２の汎用レジスタ及び浮動少数点レジスタ
（以下において、これらを総称して、スカラレジ
スタという）に処理結果を出力する場合には、デ
ータ及び制御信号等を、転送線７によつてＣＰＵ
２へ転送する。

第３図はＣＰＵ２のパイプライン制御における、
スカラレジスタのアドレスの制御等を説明するブ
ロツク図である。

図の上部の線１０は、左から右に進む、パイプ
ラインの各ステージを示し、命令実行の典型的な
場合において、Ｄステージでは、命令コードのデ
コードが行われる。

Ａステージでは、命令で指定されたスカラレジ
スタをレジスタスタツク２３から読み出して、ベ
ースレジスタ１１、インデクスレジスタ１２に入
力し、それらと命令のデイスプレースメント部の
内容１３により、アドレス計算をして、主記憶ア
ドレスを得る。

Ｔステージでは、主記憶オペランドのアクセス
及び演算ユニツトの起動、Ｂステージではバツフ
ア、レジスタスタツク２３等からのデータ読み出
しが行われ、Ｅステージでは、それまでに準備さ
れたデータについて演算が実行され、演算結果が
Ｗステージでレジスタスタツク２３上の所定のス
カラレジスタ等へ書き込まれる。

以上のような、各ステージの制御に対応して、
各ステージにある命令が使用するスカラレジスタ
等の、アドレスを保持するレジスタが設けられ
る。

即ち、レジスタ郡１４，１５，１６の、それぞ
れ直列に接続されたレジスタが、それらのレジス
タを示し、命令デコードの結果により、Ａステー
ジでレジスタＡ１及びＡ２の所要のものが設定さ
れる。

上記設定がされた場合には、レジスタＡ１，Ａ
２の内容は、次の制御サイクルでレジスタＴ１，
Ｔ２にシフトされる。又、別の命令の場合には、
Ｔステージで、レジスタＴ１，Ｔ２，Ｔ３にアド
レスがセツトされる場合もある。

レジスタＴ１，Ｔ２，Ｔ３の内容は、次の制御
サイクルで、レジスタＢ１，Ｂ２，Ｂ３にシフト
される。

レジスタＢ２，Ｂ３は、Ｂステージで読み出し
て、例えば演算器１７の入力レジスタ１８，１９
へ供給するスカラレジスタを、指定するのに使用
される。

レジスタＢ１の内容は、次サイクルでレジスタ
Ｅ１にシフトし、更に次のサイクルでレジスタＷ
１にシフトする。

レジスタＷ１は、Ｗステージにおける、書き込
み先のスカラレジスタのアドレス指定その他に使
用される。

レジスタスタツク２３へのアクセスは、読み出
しの場合、読み出しレジスタ指定バス８０に読み
出そうとするレジスタのアドレスを与えることに
より行われ、レジスタ読み出しバス８１上に、所
定のレジスタの内容を得る。

又、書き込みの場合は、書き込みレジスタ指定
バス８２に書き込もうとするレジスタアドレスを
与え、レジスタ書き込みデータバス８３上に、所
定のデータを与え、書き込みパルスを与える。

ＣＰＵ２のパイプラインでは、命令実行の各ス
テージは、先行する命令の各ステージを、後続す
る命令が追い越さないように進行される。

従つて、同時に実行される命令の同じステージ
が重なることはなく、レジスタの書き込みのステ
ージ（Ｗステージ）が重なつたり、レジスタの読
み込みのステージ（Ｂステージ）が重なることは
ないので、レジスタスタツク２３のアクセスにお
いて、読み出しレジスタ指定バス８０、レジスタ
読み出しバス８１、書き込みレジスタ指定バス８
２、及びレジスタ書き込みデータバス８３上で、
データの衝突は発生しない。

ＣＰＵ２で、ベクトル処理命令が実行される場
合には、パイプライン上を数フローが流れて、
ＣＰＵ２における処理は終了し、VP１に命令コー
ド及び所要のスカラレジスタのデータ等を転送す
る。

この間ＣＰＵ２では、既に次の命令の実行を開
始するが、前記ベクトル処理命令が、スカラレジ
スタの書き込みを伴う場合は、VP１からのレジ
スタスタツク２３のスカラレジスタ書き込みが、
VP１における命令処理の完了によつて、スカラ
レジスタへの書き込みデータが出揃つた時に行わ
れるため、ＣＰＵのパイプラインとは非同期的な
スカラレジスタ書き込みとなる。

従つて、VP１からのスカラレジスタ書き込み
が、パイプライン上にある命令の書き込みステー
ジと重なつて、書き込みレジスタ指定バス８２及
びレジスタ書き込みデータバス８３上で、データ
が衝突する状況が発生することがある。

なお、レジスタ書き込みと読み出しは、それぞ
れ別のレジスタ指定バスでレジスタ指定を行うた
め、同一レジスタを指定しない限り、同時に行う
ことができる。

又、同一レジスタを指定した書き込みと読み出
しが行われようとした時には、読み出しをしよう
としている命令をインタロツクするか、又は書き
込みをバイパスして、読み出しバスに出すかの、
何れかの方法をとるものとする。

前記のようにＣＰＵ２は、ベクトル処理命令も
パイプラインに乗せて実行し、アドレス計算、所
要のスカラレジスタからのデータ読み出し等を行
つて所要の情報を準備し、それらの情報と命令コ
ードをVP１に転送して、処理させる。

これらの前処理のために、第４図ａに示すよう
に、パイプラインには通常４個程度の処理フロー
３０，３１，３２，３３が流され、その後次の命
令のＤステージがサイクル３４から開始される。

なお、図において英字は、前記説明で使用し
た、パイプラインの各ステージの名前を示し、図
の左から右へ時間が進行するものとする。

図のサイクル３５に示す処理フロー３３のＷス
テージにおいて、ＣＰＵ２からVP１への所要情報
の転送が終わるが、もしこのベクトル処理命令
が、ＣＰＵ２のレジスタスタツク２３にあるスカ
ラレジスタの更新を伴う場合には、このベクトル
処理命令のVP１における処理が完了して、スカ
ラレジスタの書き込みデータが揃った時（時刻３
６）に、VP２から書き込み要求信号と共に出力
データが転送されて、指定のスカラレジスタが更
新される。

従つて、このようなベクトル演算命令の後続命
令に、上記の更新されるスカラレジスタの参照が
ある場合には、更新完了まで参照を遅延させる必
要がある。

従来は、このためにＣＰＵ２では、パイプライ
ン上に、スカラレジスタの更新を行うベクトル演
算命令があることを検出すると、これを記憶し、
後続命令をＤステージでインタロツクする。

このインタロツクは、VP１からの出力を、ス
カラレジスタへ書き込み完了するまで、継続する
必要がある。

第４図ａの処理フロー３７は、このようにして
インタロツクされる後続命令のフローを示し、線
３９はインタロツクの期間を示している。

以上の制御により、VP１からＣＰＵ２のレジス
タスタツク２３にデータを書き込む場合には、
ＣＰＵ２の命令実行によつてレジスタスタツク２
３へのアクセスが発生することが無いので、直ち
にVP１のレジスタ書き込み要求を実行すること
ができる。

〔発明が解決しようとする問題点〕

前記従来の方式によれば、比較的簡単な制御に
よつて、VPがスカラレジスタ等のレジスタスタ
ツクを更新する場合に、ＣＰＵ命令との衝突を避
けることができる。

しかし、すべての後続命令を無差別にインタロ
ツクするので、インタロツクの期間が長くなり、
必要以上にＣＰＵの性能を低下させるという問題
がある。

本発明は、中央処理装置における命令実行をイ
ンタロツクする時間をできるだけ短縮して、中央
処理装置における命令実行の遅延を少なくできる
レジスタ書き込み制御方式を目的とする。

〔問題点を解決するための手段〕

前記の問題点は、レジスタスタツクを有し、命
令を並列実行する中央処理装置と、該中央処理装
置の制御を受けて、独立に演算を実行するベクト
ル処理装置を有する計算機システムにおいて、上
記中央処理装置にインタロツク手段と書き込み制
御手段を設け、該中央処理装置は上記ベクトル処
理装置から上記レジスタスタツクに対するレジス
タ書き込み要求を受信した場合に、該書き込み要
求の受信により該インタロツク手段と該書き込み
制御手段を起動し、該インタロツク手段が、該中
央処理装置で実行中の命令の所定の実行状態を検
出して該実行の進行を選択的に抑止し、該書き込
み制御手段が、該実行中の命令による該レジスタ
スタツクに対するアクセスを監視して、所定のタ
イミングに該レジスタ書き込み要求に従う該レジ
スタスタツクへの書き込みを実行し、該インタロ
ツク手段は該書き込みの実行終了により該命令実
行を再開させるように構成された本発明のレジス
タ書き込み制御方式により解決される。

〔作用〕

即ち、VPからのレジスタスタツクに対するア
クセス要求信号を、ＣＰＵで一旦保持し、ＣＰＵの
命令実行に支障の無いタイミングで、パイプライ
ンの所要ステージをインタロツクする信号を発生
する機構を設ける。

この信号により、例えば１命令実行の処理フロ
ーの最初のＢステージがインタロツクされるが、
その期間はVPの出力データをレジスタスタツク
に書き込むために、実質的に必要な時間のみでよ
い。

保持されている、VPからのアクセス要求の実
行は、インタロツクされた命令と、それに先行す
る命令のレジスタスタツクへのアクセスが完了し
た後に行うことにより、ＣＰＵのパイプラインに
ある命令との衝突を避けることができる。

以上により、スカラレジスタ更新を伴うベクト
ル演算命令の場合にも、後続命令の無差別なイン
タロツクを行わず、VPと並列にＣＰＵ命令の実行
を進めるようにすることができる。

〔実施例〕

第４図ｂは本発明の一実施例における制御タイ
ミングを説明する図である。

VP１からのレジスタ書き込み要求信号を書込
要求５２に示すタイミングで受け付けると、本発
明の制御により、その次の命令の最初の処理フロ
ー５０は、Ｂステージでインタロツクされる。

この時、例えば図に処理フロー４６，４７，４
８，４９として示した場合のように、多数の処理
フローの必要な命令が、パイプライン上にある時
は、VP１からの要求による書き込みの実行も保
留し、該命令についてはインタロツクをかけない
で、その命令の処理を先に完了させる。

第１図は、本発明の一実施例を示すブロツク図
である。

レジスタスタツク２３への書き込みデータはレ
ジスタ６０又はレジスタ６３にセツトされて書き
込まれる。

レジスタ６０には、ＣＰＵ２の命令実行による
書き込みデータがセツトされ、レジスタ６３には
VP１からの書き込みデータがセツトされる。

レジスタ１８及びレジスタ１９は、レジスタス
タツク２３から読み出したデータを保持する。

レジスタ６３はVP１とのインタフエースに設
けられ、VP１から転送される書き込みデータを
受信して保持する。

VP１はレジスタ６３へデータを転送すると、
同時に書き込み要求保留ラツチ６４をセツトす
る。

書き込み要求保留ラツチ６４の出力信号は、本
発明によつて設けられるインタロツク信号発生回
路６６を起動する。

インタロツク信号発生回路６６には、パイプラ
インの各ステージからの、ステージのインタロツ
ク要否を示す信号６７が入力され、その信号を参
照して、インタロツク制御信号６８を所定の時間
有効化することにより、パイプライン上の所要の
命令の実行を中断する。

その後、書き込み許可回路７０は、書き込み要
求保留ラツチ６４がセツトされていると、パイプ
ラインの各ステージからの状態信号７１によつ
て、パイプラインにある命令が、レジスタ参照を
するステージであるＷステージに無く、又Ｂステ
ージで読み出しアクセスとレジスタの衝突も無い
ことを検出し、レジスタスタツク２３の書き込み
レジスタ指定バス８２へVP書き込みレジスタ４
０の保持するアドレスを供給するようにアドレス
切換回路６５を制御し、書き込みパルスを制御し
てレジスタ書き込みを実行させる。

VP書き込みレジスタ４０には、例えばＣＰＵ２
からVP１へベクトル処理命令を転送するとき、
該命令の処理により発生する書き込み要求によ
る、書き込み先レジスタのアドレスを、設定して
おくものとする。

又は、例えばVP１が、レジスタ６３へデータ
を転送するときに、書き込みアドレスも転送し
て、VP書き込みレジスタ４０にセツトしてもよ
い。

書き込みが完了すると、書き込み要求保留ラツ
チ６４及びインタロツク制御信号６８をリセツト
して、ＣＰＵの命令処理を再開する。

〔発明の効果〕

以上の説明から明らかなように本発明によれ
ば、ＣＰＵとVPを接続した構成の計算機システム
の、VPの出力でＣＰＵのレジスタを更新する処理
において、ＣＰＵの命令実行パイプラインのイン
タロツク時間を、必要最小限に押さえ、殆どレジ
スタスタツクへの更新アクセスの実行時間まで減
少することができるので、ＣＰＵの性能を著しく
改善する。

【図面の簡単な説明】

第１図は本発明一実施例構成のブロツク図、第
２図は計算機システムの一構成例ブロツク図、第
３図はパイプラインの一構成例ブロツク図、第４
図はパイプライン処理フローの説明図、である。 図において、１はVP、２はＣＰＵ、３はＭＣＵ、
４はＭＣＵ、１１はベースレジスタ、１２はイン
デクスレジスタ、１４，１５，１６はレジスタ
群、１８，１９，６０，６３はレジスタ、２３は
レジスタスタツク、３０〜３３，４１〜５０は処
理フロー、４０はVP書き込みレジスタ、６４は
書き込み要求保留ラツチ、６６はインタロツク信
号発生回路、７０は書き込み許可回路を示す。

Claims (1)

1. 【特許請求の範囲】 １ レジスタスタツクを有し、命令を並列実行す
   る中央処理装置と、該中央処理装置の制御を受け
   て、独立に演算を実行するベクトル処理装置を有
   する計算機システムにおいて、上記中央処理装置
   にインタロツク手段と書き込み制御手段を設け、
   該中央処理装置は上記ベクトル処理装置から上記
   レジスタスタツクに対するレジスタ書き込み要求
   を受信した場合に、該書き込み要求の受信により
   該インタロツク手段と該書き込み制御手段を起動
   し、 該インタロツク手段は、該書き込み要求の受信
   時に実行中である命令の次の命令の進行を選択的
   に抑止し、 該書き込み制御手段は、該実行中の命令による
   該レジスタスタツクに対するアクセスを監視し
   て、前記書き込み要求受信時に実行中の命令が終
   了した後に該レジスタ書き込み要求に従う該レジ
   スタスタツクへの書き込みを実行し、該インタロ
   ツク手段は該書き込みの実行終了により前記抑止
   された命令の実行を再開させるように構成されて
   いることを特徴とするレジスタ書き込み制御方
   法。