JPS61170829A - レジスタ書き込み制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、計算機システムにおける、中央処理装置のス
カラレジスタ等を保持するレジスタスタックが、中央処
理装置と、それに接続されるベクトル処理装置とから参
照される場合の、レジスタ書き込みを制御する方式に関
する。

計算機システムの中央処理装置（以下において、ＣＰＵ
という）等の高速化方式として、いわゆるパイプライン
方式による、並列処理方式が使用されている。

このような、並列処理方式においては、同時に複数の命
令実行の流れが存在するので、異なる命令間において、
レジスタスタックへのアクセスが同時に発生した場合に
、一方のアクセスを遅らせて、データの衝突を避けたり
、データをバイパスして渡す等の制御を必要とする。

一方、更に高速な処理を必要とする等のシステムにおい
ては、ベクトルデータの高速演算用に構成された専用処
理装置であるベクトル処理装置（以下において、ｖｐと
いう）を併用する場合がある。

ｖｐは、公知のように、主に主記憶装置のベクトルデー
タの演算を高速に処理するように構成された処理装置で
あるが、ＣＰＵと併用される構成においては、ｖＰがＣ
ＰＵのスカラレジスタを参照することも必要である。

その結果、上記のようなレジスタ参照順序の制御に加え
て、ＣＰＵのパイプラインとは非同期に発生するＶＰか
らのレジスタアクセスと、ＣＰＵでの命令実行パイプラ
インから発生するアクセスとの衝突を制御することが必
要になる。

〔従来の技術〕

第２図に示すような、ＶＰ、！：ＣＰＵを併用する構成
の一方式においては、ｖＰｌとＣＰＵ２は相互に接続さ
れ、又それぞれ個別のボートによって主記憶アクセス制
御装置（以下において、ＭＣＵという）３を経て、主記
憶装置（以下において、ＭＳＵという）４にに接続され
る。

ＣＰＵ２は、ＭＣＵ３を経てＭＳＵ４から取り出す命令
をデコードし、その命令がベクトル演算命令の場合に、
ＣＰＵ２からｖｐｉへ所要の制御情報及びデータ等を転
送線６により転送して、ＶＰｌへ処理を依頼する。

ＶＰＩは、自身でＭＣＵ３を経てＭＳＵ４に７クセスし
、ＣＰＵ２とは独立に処理を進めるが、ＣＰＵ２の汎用
レジスタ及び浮動少数点レジスタ（以下において、これ
らを総称して、スカラレジスタという）に処理結果を出
力する場合には、データ及び制御信号等を、転送線７に
よってＣＰＵ２へ転送する。

第３図はＣＰＵ２のパイプライン制御における、スカラ
レジスタのアドレスの制御等を説明するブロック図であ
る。

図の上部の線１０は、左から右へ進む、パイプラインの
各ステージを示し、命令実行の典型的な場合において、
Ｄステージでは、命令コードのデコードが行われる。

Ａステージでは、命令で指定されたスカラレジスタをレ
ジスタスタック２３から読み出して、ベースレジスタ１
１、インデクスレジスタ１２に入力し、それらと命令の
ディスプレースメント部の内容１３９よ９、アＦ、。＋
、ｔ、、工、あお、ア、−や　　　−得る。

Ｔステージでは、主記憶オペランドのアクセス及び演算
ユニットの起動、Ｂステージではバッファ、レジスタス
タック２３等からのデータ読み出しが行われ、Ｅステー
ジでは、それまでに準′備されたデータについて演算が
実行され、演算結果がＷステージでレジスタスタック２
３上の所定のスカラレジスタ等へ書き込まれる。

以上のような、各ステージの制御に対応して、各ステー
ジにある命令が使用するスカラレジスタ等の、アドレス
を保持するレジスタが設けられる。

即ち、レジスタ群１４．１５．１６の、それぞれ直列に
接続されたレジスタが、それらのレジスタを示し、命令
デコードの結果により、Ａステージでレジスタ＾１及び
Ａ２の所要のものが設定される。

上記設定がされた場合には、レジスタＡ１、Ａ２の内容
は、次の制御サイクルでレジスタＴ１、Ｔ２にシフトさ
れる。又、別の命令の場合には、Ｔステージで、レジス
タＴ１、Ｔ２、Ｔ３にアドレスがセットされる場合もあ
る。

レジスタＴ１、Ｔ２１．Ｔ３の内容は、次の制御サイク
ルで、レジスタＢ１、Ｂ２、Ｂ３にシフトされる。

レジスタＢ２、Ｂ３は、Ｂステージで読み出して、例え
ば演算器１７の入力レジスタ１８．１９へ供給するスカ
ラレジスタを、指定するのに使用される。

レジスタＢ１の内容は、次サイクルでレジスタＥ１にシ
フトし、更に次のサイクルでレジスタＷ１にシフトする
。

レジスター１は、Ｗステージにおける、書き込み先のス
カラレジスタのアドレス指定その他に使用される。

レジスタスタック２３へのアクセスは、読み出しの場合
、読み出しレジスタ指定バス８０に読み出そうとするレ
ジスタのアドレスを与えることにより行われ、レジスタ
読み出しバス８１上に、所定のレジスタの内容を得る。

又、書き込みの場合は、書き込みレジスタ指定バス８２
に書き込もうとするレジスタアドレスを与え、レジスタ
書き込みデータバス８３上に、所定のデータを与え、書
き込みパルスを与える。

ＣＰＵ２のパイプラインでは、命令実行の各ステージは
、先行する命令の各ステージを、後続する命令が追い越
さないように進行される。

従って、同時に実行される命令の同じステージが重なる
ことはなく、レジスタの書き込みのステージ（Ｗステー
ジ）が重なったり、レジスタの読み込みのステージ（Ｂ
ステージ）が重なることはないので、レジスタスタック
２３のアクセスにおいて、読み出しレジスタ指定バス８
０、レジスタ読み出しバス８１、書き込みレジスタ指定
バス８２、及びレジスタ書き込みデータバス８３上で、
データの衝突は発生しない。

ＣＰＵ２で、ベクトル処理命令が実行される場合には、
パイプライン上を数フローが流れて、ＣＰＵ２における
処理は終了し、ＶＰＩに命令コード及び所要のスカラレ
ジスタのデータ等を転送する。

この間ＣＰＵ２では、既に次の命令の実行を開始するが
、前記ベクトル処理命令が、スカラレジスタの読み込み
を伴う場合は、ＶＰＩからのレジスタスタック２３のス
カラレジスタ書き込みが、ＶＰｌにおける命令処理の完
了によって、スカラレジスタへの書き込みデータが出揃
った時に行われるため、ＣＰＵのパイプラインとは非同
期的なスカラレジスタ書き込みとなる。

従って、ＶＰＩからのスカラレジスタ書き込みが、パイ
プライン上にある命令の書き込みステージと重なって、
書き込みレジスタ指定バス８２及びレジスタ書き込みデ
ータバス８３上で、データが衝突する状況が発生するこ
とがある。

なお、レジスタ書き込みと読み出しは、それぞれ別のレ
ジスタ指定バスでレジスタ指定を行うため、同一レジス
タを指定しない限り、同時に行うことができる。

又、同一レジスタを指定した書き込みと読み出しが行わ
れようとした時には、読み出しをしようとしている命令
をインタロックするか、又は書き込みをバイパスして、
読み出しバスに出すかの、何れかの方法をとるものとす
る。

前記。ようッ。ＰＵ２は、＜、Ｆ）Ｌｔ処理命令も　　
　　　　−パイプラインに乗せて実行し、アドレス計算
、所要の゛スカラレジスタからのデータ読み出し等を行
って所要の情報を準備し、それらの情報と命令コードを
ＶＰＩに転送して、処理させる。

これらの前処理のために、第４図（ａｌに示すように、
パイプラインには通常４個程度の処理フロー３０．３１
．３２．３３が流され、その後火の命令のＤステージが
サイクル３４から開始される。

なお、図において英字は、前記説明で使用した、パイプ
ラインの各ステージの名前を示し、図の左から右へ時間
が進行するものとする。

図のサイクル３５に示す処理フロー３３のＷステージに
おいて、ＣＰ　Ｕ２からＶＰＩへの所要情報の転送が終
わるが、もしこのベクトル処理命令が、ＣＰ　Ｕ２のレ
ジスタスタック２３にあるスカラレジスタの更新を伴う
場合には、このベクトル処理命令のｖＰｌにおける処理
が完了して、スカラレジスタの書き込みデータが揃った
時（時刻３６）に、ＶＦ６から書き込み要求信号と共に
出力データが転送されて、指定のスカラレジスタが更新
される。

従って、このようなベクトル演算命令の後続命令に、上
記の更新されるスカラレジスタの参照がある場合には、
更新完了まで参照を遅延させる必要がある。

従来は、このためにＣＰＵ２では、パイプライン上に、
スカラレジスタの更新を行うベクトル演算命令があるこ
とを検出すると、これを記憶し、後続命令をＤステージ
でインクロックする。

このインタロックは、ｖＰｌからの出力を、スカラレジ
スタへ書き込み完了するまで、継続する必要がある。

第４図（ａｌの処理フロー３７は、このようにしてイン
タロックされる後続命令のフローを示し、線３９はイン
タロックの期間を示している。

以上の制御により、ＶＰＩからＣＰＵ２のレジスタスタ
ック２３にデータを書き込む場合には、ＣＰＵ２の命令
実行によってレジスタスタック２３へのアクセスが発生
することが無いので、直ちにＶＰｌのレジスタ書き込み
要求を実行することができる。

〔発明が解決しようとする問題点〕

前記従来の方式によれば、比較的簡単な制御によって、
ＶＰがスカラレジスタ等のレジスタスタックを更新する
場合に、ｃｐｕ命令との衝突を避けることができる。

しかし、すべての後続命令を無差別にインクロックする
ので、インクロックの期間が長（なり、必要以上にＣＰ
Ｕの性能を低下させるという問題がある。

〔問題点を解決するための手段〕

前記の問題点は、レジスタスタックを有する中央処理装
置と、該中央処理装置の制御を受けて、独立に演算を実
行するベクトル処理装置を有する計算機システムにおい
て、上記中央処理装置は上記ベクトル処理装置から上記
レジスタスタックに対するレジスタ書き込み要求を受信
した場合に、該中央処理装置の所要の命令実行を選択的
に中断した後、該書き込み要求によるレジスタ書き込み
を実行し、該書き込みの終了後、該命令実行を再開する
ように構成された本発明のレジスタ書き込み制御方式に
より解決される。

〔作用〕

即ち、ｖＰからのレジスタスタックに対するアクセス要
求信号を、ＣＰＵで一旦保持し、ＣＰＵの命令実行に支
障の無いタイミングで、パイプラインの所要ステージを
インクロックする信号を発生ずる機構を設ける。

この信号により、例えば１命令実行の処理フローの最初
のＢステージがインタロックされるが、その期間はＶＰ
の出力データをレジスタスタックに書き込むために、実
質的に必要な時間のみでよい。

保持されている、ＶＰからのアクセス要求の実行は、イ
ンタロックささた命令と、それに先行する命令のレジス
タスタックへのアクセスが完了した後に行うことにより
、ＣＰＵのパイプラインにある命令との衝突を避けるこ
とができる。

以上により、スカラレジスタ更新を伴うペクト）ｂ’＄
’ｌｔ＊’？；−０）ｋｉｔ＠−Ｃｂ、　ａ’ｌｆｔ＊
＊０）ｍ＊Ｍ“Ｊ　ｔｔ　（７Ｎタロツクを行わず、ｖ
ｐと並列にＣＰＵ命令の実行を進めるようにすることが
できる。

〔実施例〕

第４図（ｂ）は本発明の一実施例における制御タイミン
グを説明する図である。

ＶＰＩからのレジスタ書き込み要求信号を書込要求５２
に示すタイミングで受は付けると、本発明の制御により
、その次の命令の最初の処理フロー５０は、Ｂステージ
でインクロックされる。

この時、例えば図に処理フロー４６．４７．４８．４９
として示した場合のように、多数の処理フローの必要な
命令が、パイプライン上にある時は、ｖＰｌからの要求
による書き込みの実行も保留し、該命令についてはイン
クロックをかけないで、その命令の処理を先に完了させ
る。

第１図は、本発明の一実施例を示すブロック図である。

レジスタスタック２３への書き込みデータはレジスタ６
０又はレジスタ６３にセットされて書き込まれる。

レジスタ６０には、ＣＰ　Ｕ２の命令実行による書き込
みデータがセットされ、レジスタ６３にはＶＰ１からの
書き込みデータがセットされる。

レジスタ１８及びレジスタ１９は、レジスタスタック２
３から読み出したデータを保持する。

レジスタ６３はＶＰＩとのインタフェースに設けられ、
ＶＰｌから転送される書き込みデータを受信して保持す
る。

ｖＰｌはレジスタ６３ヘデータを転送すると、同時に書
き込み要求保留ラッチ６４をセットする。

書き込み要求保留ラッチ６４の出力信号は、本発明によ
って設けられるインクロック信号発生回路６６を起動す
る。

インタロ・ツク信号発生回路６６には、パイプラインの
各ステージからの、ステージのインクロック要否を示す
信号６７が入力され、その信号を参照して、インタロッ
ク制御信号６８を所定の時間有効化することにより、パ
イプライン上の所要の命令の実行を中断する。

その後、書き込み許可回路７０は、書き込み要求保留ラ
ッチ６４がセットされていると、パイプラインの各ステ
ージからの状態信号７１によって、パイプラインにある
命令が、レジスタ参照をするステ−ジであるＷステージ
に無く、又Ｂステージで読み出しアクセスとレジスタの
衝突も無いことを検出し、レジスタスタック２３の書き
込みレジスタ指定ハス８０へＶＰ書き込みレジスタ４０
の保持するアドレスを供給するようにアドレス切換回路
６５を制御し、書き込みパルスを制御してレジスタ書き
込みを実行させる。

ＶＰ書き込みレジスタ４０には、例えばＣＰＵ２からＶ
ＰＩヘヘクトル処理命令を転送するとき、該命令の処理
により発生する書き込み要求による、書き込み先レジス
タのアドレスを、設定しておくものとする。

又は、例えばＶＰＩが、レジスタ６３ヘデータを転送す
るときに、書き込みアドレスも転送して、ＶＰ書き込み
レジスタ４０にセットしてもよい。

書き込みが完了すると、書き込み要求保留ラフチロ４及
びインクロック制？１ｔ（８号６８をリセットして、Ｃ
ＰＵの命令処理を再開する。

〔発明の効果〕

以上の説明から明らかなように本発明によれば、ＣＰＵ
とＶＰを接続した構成の計算機システムの、ＶＰの出力
でＣＰＵのレジスタを更新する処理において、ＣＰＵの
命令実行パイプラインのインクロック時間を、必要最小
限に押さえることができるので、ＣＰＵの性能を著しく
改善する。

【図面の簡単な説明】

第１図は本発明一実施例構成のブロック図、第２図は計
算機システムの一構成例ブロック図、第３図はパイプラ
インの一構成例ブロック図、第４図はパイプライン処理
フローの説明図、である。 図において、 １はＶＰ、　　　　　　　２はＣＰＵ。 ３はＭＣＵ、　　　　　　　４はＭＳＵ。 １１はペースレジスタ、　１２はインデクスレジスタ、
１４．１５．１６はレジスタ群、 １８・１９・６０・６３４ｔｋ′Ｘ９・　　　　　　　
　　　　−２３はレジスタスタック、 ３０〜３３．４１〜５０は処理フロー、４０はｖｐ書き
込みレジスタ、 ６４は書き込み要求保留ラッチ、 ６６はインタロック信号発生回路 ７０は書き込み許可回路 を示す。 孫２　足 孫３　図 １４　図

Claims (1)

【特許請求の範囲】
1. レジスタスタックを有する中央処理装置と、該中央処理
   装置の制御を受けて、独立に演算を実行するベクトル処
   理装置を有する計算機システムにおいて、上記中央処理
   装置は上記ベクトル処理装置から上記レジスタスタック
   に対するレジスタ書き込み要求を受信した場合に、該中
   央処理装置の所要の命令実行を選択的に中断した後、該
   書き込み要求によるレジスタ書き込みを実行し、該書き
   込みの終了後、該命令実行を再開するように構成されて
   いることを特徴とするレジスタ書き込み制御方式。