JP2002108696A - ビジー状態処理システム - Google Patents
ビジー状態処理システムInfo
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- JP2002108696A JP2002108696A JP2000295346A JP2000295346A JP2002108696A JP 2002108696 A JP2002108696 A JP 2002108696A JP 2000295346 A JP2000295346 A JP 2000295346A JP 2000295346 A JP2000295346 A JP 2000295346A JP 2002108696 A JP2002108696 A JP 2002108696A
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Abstract
(57)【要約】
【課題】 処理プログラムを不要とし、ビジー状態の処
理を高速化可能なビジー状態処理システムを提供する。 【解決手段】 ＡＣＫ信号生成回路（０系）４及びＡＣ
Ｋ信号生成回路（１系）５はＤＰＭ１から出力されるビ
ジー信号（０系）１０１及びビジー信号（１系）１０２
を取入れている。ＡＣＫ信号生成回路（０系）４及びＡ
ＣＫ信号生成回路（１系）５はＤＰＭ１からビジー信号
（０系）１０１及びビジー信号（１系）１０２が出力さ
れている間、競合するＣＰＵにＡＣＫ信号を出力させな
い。
理を高速化可能なビジー状態処理システムを提供する。 【解決手段】 ＡＣＫ信号生成回路（０系）４及びＡＣ
Ｋ信号生成回路（１系）５はＤＰＭ１から出力されるビ
ジー信号（０系）１０１及びビジー信号（１系）１０２
を取入れている。ＡＣＫ信号生成回路（０系）４及びＡ
ＣＫ信号生成回路（１系）５はＤＰＭ１からビジー信号
（０系）１０１及びビジー信号（１系）１０２が出力さ
れている間、競合するＣＰＵにＡＣＫ信号を出力させな
い。
Description
【０００１】
【発明の属する技術分野】本発明はビジー状態処理シス
テムに関し、特にウェイトポートを持たないＣＰＵ（中
央処理装置）がバスアクセス処理にＡＣＫ（アクノリッ
ジ）信号を使用しかつそのＣＰＵがＤＰＭ（Ｄｕａｌ
Ｐｏｒｔ Ｍｅｍｏｒｙ）へのバスアクセス処理を行う
場合においてＤＰＭの両側のポートから同時に同一アド
レスにアクセスする際にアクセス競合が生じた時のビジ
ー状態の処理回路に関する。
テムに関し、特にウェイトポートを持たないＣＰＵ（中
央処理装置）がバスアクセス処理にＡＣＫ（アクノリッ
ジ）信号を使用しかつそのＣＰＵがＤＰＭ（Ｄｕａｌ
Ｐｏｒｔ Ｍｅｍｏｒｙ）へのバスアクセス処理を行う
場合においてＤＰＭの両側のポートから同時に同一アド
レスにアクセスする際にアクセス競合が生じた時のビジ
ー状態の処理回路に関する。
【０００２】
【従来の技術】従来、ウェイトポートを持たないＣＰＵ
がＤＰＭにバスアクセスする場合のビジー（ＢＵＳＹ）
状態の監視方法としては、特開平０９−２３１１２２号
公報に開示されているように、アクセス競合が生じた時
に出力されるビジー信号をＦ／Ｆ（フリップフロップ）
回路等を使用してラッチし、これをＣＰＵが読込みソフ
トウェアでビジー状態であることを検知することによっ
て、その後にアクセスしようとする別のＣＰＵのアクセ
スを禁止する第１の方法がある。
がＤＰＭにバスアクセスする場合のビジー（ＢＵＳＹ）
状態の監視方法としては、特開平０９−２３１１２２号
公報に開示されているように、アクセス競合が生じた時
に出力されるビジー信号をＦ／Ｆ（フリップフロップ）
回路等を使用してラッチし、これをＣＰＵが読込みソフ
トウェアでビジー状態であることを検知することによっ
て、その後にアクセスしようとする別のＣＰＵのアクセ
スを禁止する第１の方法がある。
【０００３】また、ビジー状態の他の監視方法として
は、図４に示すように、アクセス競合が生じた時にＤＰ
Ｍ１１から出力されるビジー信号２０１，２０２を、割
込み信号生成回路１４，１５が直接割込み信号２０３，
２０４に入力し、割込み信号２０３，２０４をもってＣ
ＰＵ１２，１３がビジー状態を認識する第２の方法もあ
る。
は、図４に示すように、アクセス競合が生じた時にＤＰ
Ｍ１１から出力されるビジー信号２０１，２０２を、割
込み信号生成回路１４，１５が直接割込み信号２０３，
２０４に入力し、割込み信号２０３，２０４をもってＣ
ＰＵ１２，１３がビジー状態を認識する第２の方法もあ
る。
【０００４】さらに、ウェイトポートを持つＣＰＵの場
合には、図５に示すように、ＤＰＭ２１から出力される
ビジー信号３０１，３０２を、非選択側のＣＰＵ２２，
２３のウェイトポートに入力させ、アクセス競合が回避
されるまで、このＣＰＵ２２，２３の処理をウェイトさ
せることによって、アクセス競合によるビジー状態の処
理を行っている。
合には、図５に示すように、ＤＰＭ２１から出力される
ビジー信号３０１，３０２を、非選択側のＣＰＵ２２，
２３のウェイトポートに入力させ、アクセス競合が回避
されるまで、このＣＰＵ２２，２３の処理をウェイトさ
せることによって、アクセス競合によるビジー状態の処
理を行っている。
【０００５】
【発明が解決しようとする課題】上述した従来のビジー
状態の監視方法では、使用するＣＰＵがウェイトポート
をもたない場合、上記のような第１及び第２の方法のビ
ジー状態処理回路による処理が必要となる。
状態の監視方法では、使用するＣＰＵがウェイトポート
をもたない場合、上記のような第１及び第２の方法のビ
ジー状態処理回路による処理が必要となる。
【０００６】しかしながら、第１の方法の場合には、ウ
ェイトポートを持たないＣＰＵが、ラッチしたビジー信
号をＩ／Ｏ（入出力）ポートに取込んで認識する際に、
ＤＰＭにバスアクセスする度にＩ／Ｏポートを介してＦ
／Ｆの出力信号状態を監視する必要があるため、１回の
バスアクセスで１回の状態監視処理を必要とし、ソフト
ウェアへの負荷が大きくなり、処理スピードの低下につ
ながる。
ェイトポートを持たないＣＰＵが、ラッチしたビジー信
号をＩ／Ｏ（入出力）ポートに取込んで認識する際に、
ＤＰＭにバスアクセスする度にＩ／Ｏポートを介してＦ
／Ｆの出力信号状態を監視する必要があるため、１回の
バスアクセスで１回の状態監視処理を必要とし、ソフト
ウェアへの負荷が大きくなり、処理スピードの低下につ
ながる。
【０００７】また、ＣＰＵがＦ／Ｆの出力信号状態を監
視する際に、ある固定バスアクセス数間隔で行うと、上
記の方法と比較して監視回数が低減されるが、実際にビ
ジー状態が発生すると、全てのバスアクセスをやり直す
必要がある。さらに、これらの監視はビジー状態が実際
に発生していなくとも実施する必要があるため、実際に
ビジー状態が発生する頻度と対比して考えると、かなり
効率が悪い。
視する際に、ある固定バスアクセス数間隔で行うと、上
記の方法と比較して監視回数が低減されるが、実際にビ
ジー状態が発生すると、全てのバスアクセスをやり直す
必要がある。さらに、これらの監視はビジー状態が実際
に発生していなくとも実施する必要があるため、実際に
ビジー状態が発生する頻度と対比して考えると、かなり
効率が悪い。
【０００８】一方、第２の方法の場合には、アクセス競
合が生じた時に出力されるビジー信号を直接割込み信号
に入力し、割込み信号をもってビジー状態を認識する際
に、アクセス競合が生じていない通常時にＦ／Ｆの出力
信号状態を監視するというソフトウェアを介した処理が
不要となる。しかしながら、ビジー状態が発生した時に
はこの割込み信号を利用した処理においても、ソフトウ
ェアを介してビジー状態の処理を行うことになるので、
ビジー状態が発生した時の処理に時間がかかるという問
題がある。
合が生じた時に出力されるビジー信号を直接割込み信号
に入力し、割込み信号をもってビジー状態を認識する際
に、アクセス競合が生じていない通常時にＦ／Ｆの出力
信号状態を監視するというソフトウェアを介した処理が
不要となる。しかしながら、ビジー状態が発生した時に
はこの割込み信号を利用した処理においても、ソフトウ
ェアを介してビジー状態の処理を行うことになるので、
ビジー状態が発生した時の処理に時間がかかるという問
題がある。
【０００９】上記のように、従来技術ではアクセス競合
が生じた場合に、ラッチされたビジー信号やビジー信号
を使用しての割込み信号をＣＰＵに入力させることによ
って、ソフトウェアを介した処理が必要になるという問
題がある。
が生じた場合に、ラッチされたビジー信号やビジー信号
を使用しての割込み信号をＣＰＵに入力させることによ
って、ソフトウェアを介した処理が必要になるという問
題がある。
【００１０】そこで、本発明の目的は上記の問題点を解
消し、処理プログラムを不要とし、ビジー状態の処理を
高速化することができるビジー状態処理システムを提供
することにある。
消し、処理プログラムを不要とし、ビジー状態の処理を
高速化することができるビジー状態処理システムを提供
することにある。
【００１１】
【課題を解決するための手段】本発明によるビジー状態
処理システムは、デュアルポートメモリへのバスアクセ
ス処理においてアクノリッジ信号の応答をもって実際の
アクセス処理を開始する中央処理装置に対して前記デュ
アルポートメモリでのアクセス競合時にビジー信号が出
力されるビジー状態処理システムであって、前記デュア
ルポートメモリからの前記ビジー信号を基に前記アクセ
ス競合時に競合する中央処理装置への前記アクノリッジ
信号の出力を抑止する手段を備えている。
処理システムは、デュアルポートメモリへのバスアクセ
ス処理においてアクノリッジ信号の応答をもって実際の
アクセス処理を開始する中央処理装置に対して前記デュ
アルポートメモリでのアクセス競合時にビジー信号が出
力されるビジー状態処理システムであって、前記デュア
ルポートメモリからの前記ビジー信号を基に前記アクセ
ス競合時に競合する中央処理装置への前記アクノリッジ
信号の出力を抑止する手段を備えている。
【００１２】すなわち、本発明のビジー状態処理回路
は、バスアクセス後、ＡＣＫ（アクノリッジ）信号等の
応答信号を待ってから動作するＣＰＵのＡＣＫ生成回路
の部分に、アクセス競合が生じた時にＤＰＭ（Ｄｕａｌ
Ｐｏｒｔ Ｍｅｍｏｒｙ）から出力されるビジー（Ｂ
ＵＳＹ）信号を加えるようにしている。
は、バスアクセス後、ＡＣＫ（アクノリッジ）信号等の
応答信号を待ってから動作するＣＰＵのＡＣＫ生成回路
の部分に、アクセス競合が生じた時にＤＰＭ（Ｄｕａｌ
Ｐｏｒｔ Ｍｅｍｏｒｙ）から出力されるビジー（Ｂ
ＵＳＹ）信号を加えるようにしている。
【００１３】このＡＣＫ生成回路にＤＰＭから出力され
るビジー信号を取入れることは、従来のＡＣＫ生成回路
に、ビジー信号が出力されている間、ＡＣＫ信号を出力
せずに、ビジー状態が回避されてからＡＣＫ信号を出力
するという動作を実行させるためである。
るビジー信号を取入れることは、従来のＡＣＫ生成回路
に、ビジー信号が出力されている間、ＡＣＫ信号を出力
せずに、ビジー状態が回避されてからＡＣＫ信号を出力
するという動作を実行させるためである。
【００１４】これによって、ＤＰＭからビジー信号が出
力されている間は非選択側のＣＰＵにはＡＣＫ信号が返
らないため、そのＣＰＵは動作せず、指定したアドレス
へのアクセスを行うことができず、ＡＣＫ信号待ち状態
となる。これはＣＰＵがビジー状態をソフトウェアで認
識しているのではなく、ただＡＣＫ信号を待っているだ
けの状態である。
力されている間は非選択側のＣＰＵにはＡＣＫ信号が返
らないため、そのＣＰＵは動作せず、指定したアドレス
へのアクセスを行うことができず、ＡＣＫ信号待ち状態
となる。これはＣＰＵがビジー状態をソフトウェアで認
識しているのではなく、ただＡＣＫ信号を待っているだ
けの状態である。
【００１５】そのため、選択された側のＣＰＵが同一で
あったアドレスへのアクセスが終了すると、ＤＰＭから
ビジー信号が出力されなくなるため、ＡＣＫ信号待ち状
態であったＣＰＵへのＡＣＫ信号が出力され、待たされ
ていたＣＰＵは直ちにＤＰＭへのアクセスを開始する。
これは従来のソフトウェアでビジー状態を監視し、ビジ
ー状態が解除されたのをＣＰＵが認識してからアクセス
処理を再開するよりも処理が高速になる。
あったアドレスへのアクセスが終了すると、ＤＰＭから
ビジー信号が出力されなくなるため、ＡＣＫ信号待ち状
態であったＣＰＵへのＡＣＫ信号が出力され、待たされ
ていたＣＰＵは直ちにＤＰＭへのアクセスを開始する。
これは従来のソフトウェアでビジー状態を監視し、ビジ
ー状態が解除されたのをＣＰＵが認識してからアクセス
処理を再開するよりも処理が高速になる。
【００１６】上記のように、ウェイトポートを持たない
ＣＰＵがバスアクセス処理にＡＣＫ信号を使用（ＡＣＫ
信号の応答をもって実際のアクセス処理を開始する）し
かつそのＣＰＵがＤＰＭのバスアクセス処理を行う場合
に、ＤＰＭでアクセス競合が生じた時のビジー状態処理
をハード的に行うことによって、処理プログラムが不要
となり、従来技術のソフトウェアを介した処理に比べて
ビジー状態の処理を高速化することが可能となる。
ＣＰＵがバスアクセス処理にＡＣＫ信号を使用（ＡＣＫ
信号の応答をもって実際のアクセス処理を開始する）し
かつそのＣＰＵがＤＰＭのバスアクセス処理を行う場合
に、ＤＰＭでアクセス競合が生じた時のビジー状態処理
をハード的に行うことによって、処理プログラムが不要
となり、従来技術のソフトウェアを介した処理に比べて
ビジー状態の処理を高速化することが可能となる。
【００１７】
【発明の実施の形態】次に、本発明の一実施例について
図面を参照して説明する。図１は本発明の一実施例によ
るビジー状態処理システムの構成を示すブロック図であ
る。図１において、本発明の一実施例によるビジー状態
処理システムはＤＰＭ（Ｄｕａｌ Ｐｏｒｔ Ｍｅｍｏ
ｒｙ）１にＣＰＵ（０系）２をアドレスバス（０系）１
０３及びデータバス（０系）１０５で接続し、ＤＰＭ１
にＣＰＵ（１系）３をアドレスバス（１系）１０４及び
データバス（１系）１０６で接続して構成されている。
図面を参照して説明する。図１は本発明の一実施例によ
るビジー状態処理システムの構成を示すブロック図であ
る。図１において、本発明の一実施例によるビジー状態
処理システムはＤＰＭ（Ｄｕａｌ Ｐｏｒｔ Ｍｅｍｏ
ｒｙ）１にＣＰＵ（０系）２をアドレスバス（０系）１
０３及びデータバス（０系）１０５で接続し、ＤＰＭ１
にＣＰＵ（１系）３をアドレスバス（１系）１０４及び
データバス（１系）１０６で接続して構成されている。
【００１８】ここで、ＣＰＵ（０系）２はバスアクセス
後、ＡＣＫ（アクノリッジ）信号生成回路（０系）４か
らのＡＣＫ信号（０系）１０９等の応答信号を待ってＤ
ＰＭ１を用いてデータ転送を行うよう構成され、ＣＰＵ
（１系）３はバスアクセス後、ＡＣＫ信号生成回路（１
系）５からのＡＣＫ信号（１系）１１０等の応答信号を
待ってＤＰＭ１を用いてデータ転送を行うよう構成され
ている。
後、ＡＣＫ（アクノリッジ）信号生成回路（０系）４か
らのＡＣＫ信号（０系）１０９等の応答信号を待ってＤ
ＰＭ１を用いてデータ転送を行うよう構成され、ＣＰＵ
（１系）３はバスアクセス後、ＡＣＫ信号生成回路（１
系）５からのＡＣＫ信号（１系）１１０等の応答信号を
待ってＤＰＭ１を用いてデータ転送を行うよう構成され
ている。
【００１９】ＡＣＫ信号生成回路（０系）４はアドレス
バス（０系）１０３上の信号と、ＤＰＭ１からのビジー
（ＢＵＳＹ）信号（０系）１０１と、ＣＰＵ（０系）２
からのＣＰＵ出力クロック（ＣＬＫ）（バスＣＬＫ）１
０７とを入力し、ＡＣＫ信号（０系）１０９をＣＰＵ
（０系）２に出力する。
バス（０系）１０３上の信号と、ＤＰＭ１からのビジー
（ＢＵＳＹ）信号（０系）１０１と、ＣＰＵ（０系）２
からのＣＰＵ出力クロック（ＣＬＫ）（バスＣＬＫ）１
０７とを入力し、ＡＣＫ信号（０系）１０９をＣＰＵ
（０系）２に出力する。
【００２０】ＡＣＫ信号生成回路（１系）５はアドレス
バス（１系）１０４上の信号と、ＤＰＭ１からのビジー
信号（１系）１０２と、ＣＰＵ（１系）３からのＣＰＵ
出力クロック１０８とを入力し、ＡＣＫ信号（１系）１
１０をＣＰＵ（１系）３に出力する。
バス（１系）１０４上の信号と、ＤＰＭ１からのビジー
信号（１系）１０２と、ＣＰＵ（１系）３からのＣＰＵ
出力クロック１０８とを入力し、ＡＣＫ信号（１系）１
１０をＣＰＵ（１系）３に出力する。
【００２１】このＡＣＫ信号生成回路（０系）４及びＡ
ＣＫ信号生成回路（１系）５にＤＰＭ１から出力される
ビジー信号（０系）１０１及びビジー信号（１系）１０
２を取入れることは、従来のＡＣＫ信号生成回路に、ビ
ジー信号（０系）１０１及びビジー信号（１系）１０２
が出力されている間、ＡＣＫ信号（０系）１０９及びＡ
ＣＫ信号（１系）１１０を出力せずに、ビジー状態が回
避されてからＡＣＫ信号（０系）１０９及びＡＣＫ信号
（１系）１１０を出力するという動作を実行させるため
である。
ＣＫ信号生成回路（１系）５にＤＰＭ１から出力される
ビジー信号（０系）１０１及びビジー信号（１系）１０
２を取入れることは、従来のＡＣＫ信号生成回路に、ビ
ジー信号（０系）１０１及びビジー信号（１系）１０２
が出力されている間、ＡＣＫ信号（０系）１０９及びＡ
ＣＫ信号（１系）１１０を出力せずに、ビジー状態が回
避されてからＡＣＫ信号（０系）１０９及びＡＣＫ信号
（１系）１１０を出力するという動作を実行させるため
である。
【００２２】すなわち、アクセス競合時にビジー状態と
なるＣＰＵ（０系）２及びＣＰＵ（１系）３にＡＣＫ信
号（０系）１０９及びＡＣＫ信号（１系）１１０を出力
しないように、ＤＰＭ１から出力されるビジー信号（０
系）１０１及びビジー信号（１系）１０２を、アドレス
バス（０系）１０３及びアドレスバス（１系）１０４上
の信号と、ＣＰＵ出力クロック１０７，１０８ととも
に、ＡＣＫ信号生成回路（０系）４及びＡＣＫ信号生成
回路（１系）５に供給している。このＡＣＫ信号生成回
路（０系）４及びＡＣＫ信号生成回路（１系）５の出力
であるＡＣＫ信号（０系）１０９及びＡＣＫ信号（１
系）１１０はＣＰＵ（０系）２及びＣＰＵ（１系）３に
入力され、応答信号として使用される。
なるＣＰＵ（０系）２及びＣＰＵ（１系）３にＡＣＫ信
号（０系）１０９及びＡＣＫ信号（１系）１１０を出力
しないように、ＤＰＭ１から出力されるビジー信号（０
系）１０１及びビジー信号（１系）１０２を、アドレス
バス（０系）１０３及びアドレスバス（１系）１０４上
の信号と、ＣＰＵ出力クロック１０７，１０８ととも
に、ＡＣＫ信号生成回路（０系）４及びＡＣＫ信号生成
回路（１系）５に供給している。このＡＣＫ信号生成回
路（０系）４及びＡＣＫ信号生成回路（１系）５の出力
であるＡＣＫ信号（０系）１０９及びＡＣＫ信号（１
系）１１０はＣＰＵ（０系）２及びＣＰＵ（１系）３に
入力され、応答信号として使用される。
【００２３】ＡＣＫ信号生成回路（０系）４及びＡＣＫ
信号生成回路（１系）５はＤＰＭ１からビジー信号（０
系）１０１及びビジー信号（１系）１０２が出力されて
いる間、競合するＣＰＵにＡＣＫ信号を出力させないこ
とによって、指定したアドレスへのアクセスを行うこと
ができなくし、競合するＣＰＵをＡＣＫ信号待ち状態と
させる。
信号生成回路（１系）５はＤＰＭ１からビジー信号（０
系）１０１及びビジー信号（１系）１０２が出力されて
いる間、競合するＣＰＵにＡＣＫ信号を出力させないこ
とによって、指定したアドレスへのアクセスを行うこと
ができなくし、競合するＣＰＵをＡＣＫ信号待ち状態と
させる。
【００２４】これはＣＰＵがビジー状態をソフトウェア
で認識しているのではなく、ただＡＣＫ信号を待ってい
るだけの状態である。そのため、選択された側のＣＰＵ
がアドレス競合の生じたアドレスへのアクセスを終了す
ると、ＤＰＭ１からビジー信号が出力されなくなるた
め、ＡＣＫ信号待ち状態であったＣＰＵへのＡＣＫ信号
が出力され、待たされていたＣＰＵは直ちにＤＰＭ１へ
のアクセスを開始する。
で認識しているのではなく、ただＡＣＫ信号を待ってい
るだけの状態である。そのため、選択された側のＣＰＵ
がアドレス競合の生じたアドレスへのアクセスを終了す
ると、ＤＰＭ１からビジー信号が出力されなくなるた
め、ＡＣＫ信号待ち状態であったＣＰＵへのＡＣＫ信号
が出力され、待たされていたＣＰＵは直ちにＤＰＭ１へ
のアクセスを開始する。
【００２５】これによって、本発明の一実施例によるビ
ジー状態処理システムでは、従来のソフトウェアでビジ
ー状態を監視してビジー状態が解除されたのをＣＰＵが
認識してからアクセス処理を再開するという処理より
も、高速になるという効果が得られる。
ジー状態処理システムでは、従来のソフトウェアでビジ
ー状態を監視してビジー状態が解除されたのをＣＰＵが
認識してからアクセス処理を再開するという処理より
も、高速になるという効果が得られる。
【００２６】図２は図１のＡＣＫ信号生成回路（０系）
４の構成を示すブロック図である。図２において、ＡＣ
Ｋ信号生成回路（０系）４はＡＣＫ信号生成部４０と、
Ｆ／Ｆ（フリップフロップ）回路４５と、ＥＸＯＲ（排
他的論理和）回路４６と、ＡＮＤ（論理積）回路４７，
４８と、ＯＲ（論理和）回路４９とから構成されてい
る。
４の構成を示すブロック図である。図２において、ＡＣ
Ｋ信号生成回路（０系）４はＡＣＫ信号生成部４０と、
Ｆ／Ｆ（フリップフロップ）回路４５と、ＥＸＯＲ（排
他的論理和）回路４６と、ＡＮＤ（論理積）回路４７，
４８と、ＯＲ（論理和）回路４９とから構成されてい
る。
【００２７】ＡＣＫ信号生成部４０は、図示せぬ従来の
ＡＣＫ信号生成回路と同様の構成となっており、アドレ
スデコーダ４１と、Ｆ／Ｆ回路４２と、ＥＸＯＲ回路４
３と、カウンタ４４とから構成されている。
ＡＣＫ信号生成回路と同様の構成となっており、アドレ
スデコーダ４１と、Ｆ／Ｆ回路４２と、ＥＸＯＲ回路４
３と、カウンタ４４とから構成されている。
【００２８】ＡＣＫ信号生成回路（０系）４ではＡＣＫ
信号生成部４０のアドレスデコーダ４１でアドレスバス
（０系）１０３上の信号をデコードし、Ｆ／Ｆ回路４２
を介してＥＸＯＲ回路４３でＥＸＯＲをとることによっ
てパルス（Ｐｕｌｓｅ）化し、これをロード及びカウン
タスタートとして、カウンタ４４でＣＰＵ出力クロック
１０７をカウントする。
信号生成部４０のアドレスデコーダ４１でアドレスバス
（０系）１０３上の信号をデコードし、Ｆ／Ｆ回路４２
を介してＥＸＯＲ回路４３でＥＸＯＲをとることによっ
てパルス（Ｐｕｌｓｅ）化し、これをロード及びカウン
タスタートとして、カウンタ４４でＣＰＵ出力クロック
１０７をカウントする。
【００２９】カウンタ４４にＡＣＫ信号（０系）１０９
をウェイトさせる時間分をロード値１４０としてセット
することによって、任意の遅延を持ってＲＣＯからＡＣ
Ｋ信号１４１を出力させる。
をウェイトさせる時間分をロード値１４０としてセット
することによって、任意の遅延を持ってＲＣＯからＡＣ
Ｋ信号１４１を出力させる。
【００３０】０系及び１系の両側でのアドレスが一致し
た場合を示す状態信号であるビジー信号（０系）１０１
をＡＣＫ信号生成部４０に入力することによって、ビジ
ー状態の時にはＡＣＫ信号生成部４０からのＡＣＫ信号
１４１を出力されないようにマスクをかけ、さらにビジ
ー信号（０系）１０１をＦ／Ｆ回路４５を介してＥＸＯ
Ｒ回路４３でＥＸＯＲをとり、またビジー信号（０系）
１０１をＡＮＤ回路４８でＡＮＤをとることによって、
ビジー状態が回避されると、ＯＲ回路４９からＡＣＫ信
号（０系）１０９が出力されるようになっている。
た場合を示す状態信号であるビジー信号（０系）１０１
をＡＣＫ信号生成部４０に入力することによって、ビジ
ー状態の時にはＡＣＫ信号生成部４０からのＡＣＫ信号
１４１を出力されないようにマスクをかけ、さらにビジ
ー信号（０系）１０１をＦ／Ｆ回路４５を介してＥＸＯ
Ｒ回路４３でＥＸＯＲをとり、またビジー信号（０系）
１０１をＡＮＤ回路４８でＡＮＤをとることによって、
ビジー状態が回避されると、ＯＲ回路４９からＡＣＫ信
号（０系）１０９が出力されるようになっている。
【００３１】このようにして、上述した処理を実行する
ことができる。尚、図示していないが、ＡＣＫ信号生成
回路（１系）５の構成はＡＣＫ信号生成回路（０系）４
の構成と同様であり、その動作も同様である。
ことができる。尚、図示していないが、ＡＣＫ信号生成
回路（１系）５の構成はＡＣＫ信号生成回路（０系）４
の構成と同様であり、その動作も同様である。
【００３２】図３は図１のＡＣＫ信号生成回路（０系）
４の動作を示すタイミングチャートである。これら図１
〜図３を参照してＡＣＫ信号生成回路（０系）４の動作
について説明する。
４の動作を示すタイミングチャートである。これら図１
〜図３を参照してＡＣＫ信号生成回路（０系）４の動作
について説明する。
【００３３】ＣＰＵ（１系）３がアドレス（Ａｄｄｒｅ
ｓｓ）“Ａ”をアクセスしている間に、ＣＰＵ（０系）
２がアドレス“Ｂ”をアクセスしたとすると、アドレス
“Ａ”とアドレス“Ｂ”とが異なれば、アクセス競合が
生じず、ビジー信号（０系）１０１が出力されないの
で、アドレスバス（０系）１０３がアドレス“Ｂ”を出
力し、任意の時間遅延させた後に、ＣＰＵ（０系）２に
対するＡＣＫ信号（０系）１０９が出力される。
ｓｓ）“Ａ”をアクセスしている間に、ＣＰＵ（０系）
２がアドレス“Ｂ”をアクセスしたとすると、アドレス
“Ａ”とアドレス“Ｂ”とが異なれば、アクセス競合が
生じず、ビジー信号（０系）１０１が出力されないの
で、アドレスバス（０系）１０３がアドレス“Ｂ”を出
力し、任意の時間遅延させた後に、ＣＰＵ（０系）２に
対するＡＣＫ信号（０系）１０９が出力される。
【００３４】これに対し、アドレス“Ａ”とアドレス
“Ｂ”とが同一であった場合、ＡＣＫ信号生成部４０か
らのＡＣＫ信号１４１はビジー信号（０系）１０１との
ＡＮＤがＡＮＤ回路４７でとられることによって、ＡＮ
Ｄ回路４７からの出力信号１４２はビジー信号（０系）
１０１によってマスクされ、出力されない。
“Ｂ”とが同一であった場合、ＡＣＫ信号生成部４０か
らのＡＣＫ信号１４１はビジー信号（０系）１０１との
ＡＮＤがＡＮＤ回路４７でとられることによって、ＡＮ
Ｄ回路４７からの出力信号１４２はビジー信号（０系）
１０１によってマスクされ、出力されない。
【００３５】一方、ビジー信号（０系）１０１はＦ／Ｆ
回路４５を介してＥＸＯＲ回路４３でＥＸＯＲがとられ
る。ＥＸＯＲ回路４３からの信号１４４はＡＮＤ回路４
８で再びビジー信号（０系）１０１とのＡＮＤがとられ
ることによって、アクセス競合が生じた時にはビジー状
態が解除されると同時に、ＡＣＫ信号（０系）１０９を
出力させることが実現される。
回路４５を介してＥＸＯＲ回路４３でＥＸＯＲがとられ
る。ＥＸＯＲ回路４３からの信号１４４はＡＮＤ回路４
８で再びビジー信号（０系）１０１とのＡＮＤがとられ
ることによって、アクセス競合が生じた時にはビジー状
態が解除されると同時に、ＡＣＫ信号（０系）１０９を
出力させることが実現される。
【００３６】このビジー状態が生じない時に出力される
ＡＣＫ信号１４１と、ビジー状態が生じた時に出力され
るＡＣＫ信号とのＯＲをＯＲ回路４９でとることによっ
て、ＡＣＫ信号（０系）１０９を生成する。
ＡＣＫ信号１４１と、ビジー状態が生じた時に出力され
るＡＣＫ信号とのＯＲをＯＲ回路４９でとることによっ
て、ＡＣＫ信号（０系）１０９を生成する。
【００３７】尚、図示していないが、ＡＣＫ信号生成回
路（１系）５は上記のＡＣＫ信号生成回路（０系）４と
同様の構成及び動作となっており、ＡＣＫ信号生成回路
（０系）４の構成及び動作と同様となっている。
路（１系）５は上記のＡＣＫ信号生成回路（０系）４と
同様の構成及び動作となっており、ＡＣＫ信号生成回路
（０系）４の構成及び動作と同様となっている。
【００３８】この結果、アクセス競合が生じ、ビジー状
態になると、後からアクセスしたＣＰＵにはビジー状態
である時にＡＣＫ信号が出力されず、ＣＰＵはＡＣＫ信
号待ち状態となる。その後、先にアクセスしていたＣＰ
Ｕが競合しているアドレスのアクセスを終了し、ビジー
状態が回避されると、直ちにＡＣＫ信号待ち状態となっ
ていたＣＰＵにＡＣＫ信号が出力され、待たされていた
ＣＰＵは動作を再開することができる。
態になると、後からアクセスしたＣＰＵにはビジー状態
である時にＡＣＫ信号が出力されず、ＣＰＵはＡＣＫ信
号待ち状態となる。その後、先にアクセスしていたＣＰ
Ｕが競合しているアドレスのアクセスを終了し、ビジー
状態が回避されると、直ちにＡＣＫ信号待ち状態となっ
ていたＣＰＵにＡＣＫ信号が出力され、待たされていた
ＣＰＵは動作を再開することができる。
【００３９】これによって、一般的に使用されているビ
ジー信号を割込み信号としてＣＰＵに入力することで、
プログラムでソフト処理を行う必要がなくなり、ビジー
状態の処理速度の高速化を実現することができる、ま
た、処理プログラムが不要になるため、プログラムの簡
略化を図ることができるという効果もある。
ジー信号を割込み信号としてＣＰＵに入力することで、
プログラムでソフト処理を行う必要がなくなり、ビジー
状態の処理速度の高速化を実現することができる、ま
た、処理プログラムが不要になるため、プログラムの簡
略化を図ることができるという効果もある。
【００４０】尚、上記の形態では、ＡＣＫ信号生成回路
（０系）４として、図２に示した構成をとる。これはＡ
ＣＫ信号生成回路（０系）４にＤＰＭ１からビジー信号
（０系）１０１を加えた回路の簡単な一形態を示したも
ので、アドレスバス（０系）１０３とＣＰＵ出力クロッ
ク１０７とともに、ＤＰＭ１からのビジー信号（０系）
１０１を入力することによって、種々に構成することが
できる。
（０系）４として、図２に示した構成をとる。これはＡ
ＣＫ信号生成回路（０系）４にＤＰＭ１からビジー信号
（０系）１０１を加えた回路の簡単な一形態を示したも
ので、アドレスバス（０系）１０３とＣＰＵ出力クロッ
ク１０７とともに、ＤＰＭ１からのビジー信号（０系）
１０１を入力することによって、種々に構成することが
できる。
【００４１】このように、ウェイトポートを持たないＣ
ＰＵ（０系）２及びＣＰＵ（１系）３がバスアクセス処
理にＡＣＫ信号（０系）１０９及びＡＣＫ信号（１系）
１１０を使用し、かつＣＰＵ（０系）２及びＣＰＵ（１
系）３がＤＰＭ１へのバスアクセス処理を行う場合にお
いて、ＡＣＫ信号生成回路（０系）４及びＡＣＫ信号生
成回路（１系）５にＤＰＭ１から出力されるビジー信号
（０系）１０１及びビジー信号（１系）１０２を加える
という基本構成に基づいてＤＰＭ１でアクセス競合が生
じたビジー状態の処理を高速化することができる。尚、
本発明は上記の一実施例に限定されず、本発明の技術思
想の範囲内において、実施例は適宜変更され得ることは
明らかである。
ＰＵ（０系）２及びＣＰＵ（１系）３がバスアクセス処
理にＡＣＫ信号（０系）１０９及びＡＣＫ信号（１系）
１１０を使用し、かつＣＰＵ（０系）２及びＣＰＵ（１
系）３がＤＰＭ１へのバスアクセス処理を行う場合にお
いて、ＡＣＫ信号生成回路（０系）４及びＡＣＫ信号生
成回路（１系）５にＤＰＭ１から出力されるビジー信号
（０系）１０１及びビジー信号（１系）１０２を加える
という基本構成に基づいてＤＰＭ１でアクセス競合が生
じたビジー状態の処理を高速化することができる。尚、
本発明は上記の一実施例に限定されず、本発明の技術思
想の範囲内において、実施例は適宜変更され得ることは
明らかである。
【００４２】
【発明の効果】以上説明したように本発明によれば、デ
ュアルポートメモリへのバスアクセス処理においてアク
ノリッジ信号の応答をもって実際のアクセス処理を開始
する中央処理装置に対してデュアルポートメモリでのア
クセス競合時にビジー信号が出力されるビジー状態処理
システムにおいて、デュアルポートメモリからのビジー
信号を基にアクセス競合時に競合する中央処理装置への
アクノリッジ信号の出力を抑止することによって、処理
プログラムを不要とし、ビジー状態の処理を高速化する
ことができるという効果がある。
ュアルポートメモリへのバスアクセス処理においてアク
ノリッジ信号の応答をもって実際のアクセス処理を開始
する中央処理装置に対してデュアルポートメモリでのア
クセス競合時にビジー信号が出力されるビジー状態処理
システムにおいて、デュアルポートメモリからのビジー
信号を基にアクセス競合時に競合する中央処理装置への
アクノリッジ信号の出力を抑止することによって、処理
プログラムを不要とし、ビジー状態の処理を高速化する
ことができるという効果がある。
【図１】本発明の一実施例によるビジー状態処理システ
ムの構成を示すブロック図である。
ムの構成を示すブロック図である。
【図２】図１のＡＣＫ信号生成回路（０系）の構成を示
すブロック図である。
すブロック図である。
【図３】図１のＡＣＫ信号生成回路（０系）の動作を示
すタイミングチャートである。
すタイミングチャートである。
【図４】従来の割込みを用いた場合のビジー状態の監視
方法を示すブロック図である。
方法を示すブロック図である。
【図５】従来のウェイト機能を持つＣＰＵを用いた場合
のビジー状態の監視方法を示すブロック図である。
のビジー状態の監視方法を示すブロック図である。
１ ＤＰＭ ２ ＣＰＵ（０系） ３ ＣＰＵ（１系） ４ ＡＣＫ信号生成回路（０系） ５ ＡＣＫ信号生成回路（１系） ４０ ＡＣＫ信号生成部 ４１ アドレスデコーダ ４２，４５ Ｆ／Ｆ回路 ４３，４６ ＥＸＯＲ回路 ４４ カウンタ ４７，４８ ＡＮＤ回路 ４９ ＯＲ回路 １０１ ビジー信号（０系） １０２ ビジー信号（１系） １０３ アドレスバス（０系） １０４ アドレスバス（１系） １０５ データバス（０系） １０６ データバス（１系） １０７，１０８ ＣＰＵ出力クロック １０９ ＡＣＫ信号（０系） １１０ ＡＣＫ信号（１系）
Claims (2)
- 【請求項１】 デュアルポートメモリへのバスアクセス
処理においてアクノリッジ信号の応答をもって実際のア
クセス処理を開始する中央処理装置に対して前記デュア
ルポートメモリでのアクセス競合時にビジー信号が出力
されるビジー状態処理システムであって、前記デュアル
ポートメモリからの前記ビジー信号を基に前記アクセス
競合時に競合する中央処理装置への前記アクノリッジ信
号の出力を抑止する手段を有することを特徴とするビジ
ー状態処理システム。 - 【請求項２】 前記アクノリッジ信号の出力を抑止する
ことで、前記競合する中央処理装置を前記アクノリッジ
信号の入力待ち状態としたことを特徴とする請求項１記
載のビジー状態処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000295346A JP2002108696A (ja) | 2000-09-28 | 2000-09-28 | ビジー状態処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000295346A JP2002108696A (ja) | 2000-09-28 | 2000-09-28 | ビジー状態処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002108696A true JP2002108696A (ja) | 2002-04-12 |
Family
ID=18777787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000295346A Pending JP2002108696A (ja) | 2000-09-28 | 2000-09-28 | ビジー状態処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002108696A (ja) |
-
2000
- 2000-09-28 JP JP2000295346A patent/JP2002108696A/ja active Pending
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