JPH0281156A - リクエストバッファ入力制御回路 - Google Patents

リクエストバッファ入力制御回路

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JPH0281156A
JPH0281156A JP23204488A JP23204488A JPH0281156A JP H0281156 A JPH0281156 A JP H0281156A JP 23204488 A JP23204488 A JP 23204488A JP 23204488 A JP23204488 A JP 23204488A JP H0281156 A JPH0281156 A JP H0281156A
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JP
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speed processor
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JP23204488A
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Atsushi Iwata
淳 岩田
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NEC Corp
Original Assignee
NEC Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 1血産1 本発明はリクエストバッファ入力制御回路に関し、特に
複数のプロセッサからの主記憶リクエストを保持するリ
クエストバッファの入力制御方式情報処理装置内には高
速処理を行う演算プロセッサ、入出カプロセッサ等の他
に低速処理を行う診断プロセッサ等が存在し、これらの
高速プロセッサ、低速プロセッサはどれも主記憶アセス
を行うのが通常である。
高速プロセッサは性能上の理由から連続に主記憶リクエ
ストを発行して処理することが多く、逆に低速プロセッ
サは性能があまり要求されないので主記憶リクエスト単
位の処理を行うことが多い。
このような性質の異なるプロセッサからの主記憶リクエ
ストを一括処理するシステム制御装置では、特にリクエ
ストバッファへの入力時の競合が問題になることがある
例えば、競合時にシステムとしての性能を重視する立場
から高速プロセッサからの主記憶リクエストを優先して
バッファすれば、低速プロセッサからの主記憶リクエス
トは高速プロセッサからの連続リクエストの切れ目でし
かバッファされなくなり、低速プロセッサが診断プロセ
ッサであるようなとき、診断、障害処理が遅れて軽障害
が重障害となってしまう恐れがある。逆に低速プロセッ
サを優先すると、そのために高速プロセッサの連続リク
エストの受信を保留するためにリクエストホールド機能
が必要になる。
上記従来技術を以下に具体例を用いて説明する。
第2図は従来技術の一例を示すブロック図である。
第2図において、高速プロセッサ2及び低速プロセッサ
3からの主記憶装置4へのリクエストは各々システム制
御波21の内部レジスタ101 、102に入力保持さ
れる。レジスタ101 、102はそれぞれ同一形式の
レジスタであり、■ビットとDフィールドで構成され、
■ビットはレジスタ上のデータが有効である場合に“1
′°がセットされている。Dフィールドはリクエストデ
ータであり、主記憶アドレス、リクエストコード等を含
む、レジスタ101 、102のVビット、Dフィール
ドはそれぞれ(Vl 、 DI >、  (V2 、 
D2 >と表現しである。
レジスタ1(11,102の出力データは共にセレクタ
103に入力され、レジスタ101上の■1ビットが“
1”のときレジスタ101の内容を出力すると共に、レ
ジスタ102の内容が有効であればホールドする。また
■1ビットが“0″のときはレジスタ102の内容を出
力する。そしてセレクタ103の出力が有効であれば、
リクエストバッファ104の各エントリに順次保持され
、主記憶装置4へのリクエスト起動タイミングで順次リ
クエストが発行される。
第5図は第2図の情報処理装置において、高速プロセッ
サ2の連続リクエスト中に低速プロセッサ3からのリク
エストが発行された競合ケースのタイムチャートである
。第5図によれば、時刻t1に発行された低速プロセッ
サ3のリクエストしOが競合しないケースでは、時刻t
3でリクエストバッファ104に書込まれるのに対して
、競合するケースでは時刻t8に書込まれることがわか
る。
次に第3図は別の従来技術の例を示すブロック図である
が、大部分は第2図と共通であるので相違点のみ説明す
る。第3図において、セレクタ103はレジスタ102
の■2ビットが“1”のときレジスタ102の内容を出
力し、′0”のときレジスタ101の内容を出力する。
アンドゲート105はレジスタ101 、102のVl
 。
■2ビットをそれぞれ入力し、アンド論理か成立すると
、レジスタ101及び高速プロセッサ2に対してリクエ
ストホールド信号を供給する。このリクエストホールド
信号(信号線N107)はレジスタ101のホールドと
高速プロセッサ2のリクエスト発行のホールドとを行う
、また、レジスタ102に対しては第2図のようなホー
ルド条件はない。
従って、第3図の情報処理装置を第5図のタイムチャー
トの条件下で動作させると、第6図に示すタイムチャー
トになる。第6図によれば、時刻t1に発行された低速
プロセッサ3のリクエストLOは遅れなく時刻t3でリ
クエストバッファ104に書込まれ、この影響で高速プ
ロセッサ2のト11以降のリクエストがリクエストホー
ルド信号により1マシンサイクルのみ順次遅れて処理さ
れていくことがわかる。
上述したように、従来技術においては高速プロセッサの
連続リクエストと低速プロセッサのリクエストとが競合
した場合に、高速プロセッサの′連続リクエストを優先
すると、低速プロセッサのリクエスト処理が十分遅れて
しまうケースが存在してしまう、そこで、低速プロセッ
サのリクエストを優先すると、高速プロセッサの連続リ
クエストをホールドするためのリクエストホールド信号
を装置間インタフェースとして持たなければならないと
いう大きな欠点が存在する。
九肌ム旦漕 そこで、本発明はこの様な従来のものの欠点を解決すべ
くなされたものであって、その目的とするところは、低
速プロセッサのリクエストを優先しても高速プロセッサ
のリクエストをホールドする必要のないリクエストバッ
ファ入力制御回路を提供することにある。
本発明の他の目的は、競合時以降のリクエストの遅れを
1つの連続リクエスト群の範囲内に抑え得るようにした
リクエストバッファ入力制御回路を提供することである
ユ曹しと1人 本発明によれば、主記憶リクエストの連続発行が可能な
高速プロセッサと、1つの主記憶リクエスト処理の完了
まで次のリクエストを発行しない低速プロセッサと、前
記主記憶リクエストを複数のエントリに保持して順次こ
の主記憶リクエストを主記憶装置に対して送出するリク
エストバッファとを含む情報処理装置のリクエストバッ
ファ入力制御回路であって、前記高速プロセッサからの
リクエストを保持する第1のレジスタと、前記低速プロ
セッサからのリクエストと前記第1のレジスタの出力と
を入力と゛し、これ等2入力を択一的に導出する第1の
セレクタと、前記第1のセレクタの出力を保持する第2
のレジスタと、前記第1及び第2のレジスタが共にビジ
ー状態を示すときに前記第1のセレクタが前記第1のレ
ジスタの内容を選択的に導出し、他の状態のときに前記
第1のセレクタが前記低速プロセッサのリクエストを選
択的に導出するよう制御するセレクタ制御手段と、前記
第1及び第2のレジスタの出力を入力とし、前記第2の
レジスタがビジー状態のときにこの第2のレジスタの内
容を選択的に出力j7、他の状態のときに前記第1のレ
ジスタの内容を選択的に出力する第2のセレクタとを有
し、この第2のセレクタの出力を前記リクエストバッフ
ァの入力データとするようにしたことを特徴とするリク
エストバッファ入力制御回路が得られる。
火■」 次に本発明の実施例について図面を参照して説明する。
第1図は本発明の一実施例を示すプロ・ツク図である。
第1図に示す情報処理装置は、システム制御装置1とそ
れに接続される高速プロセッサ2と、低速プロセッサ3
と、主記憶装置4とから構成されている。高速プロセッ
サ2.低速プロセッサ3からの主記憶リクエストはそれ
ぞれ信号線12201゜g301を介してシステム制御
装置1に入力される。
またシステム制御装置1からの主記憶リクエストは信号
線Q101を介して主記憶装置4に入力される。なお、
主記憶リクエストに対するリプライ系のデータバス及び
制御部等は一切消略しである。
次にシステム制御部!1の内部について説明する。レジ
スタ101は信号ρ201を介して入力された高速プロ
セッサ2からのリクエストを保持し、その出力は信号線
Ω103を介してセレクタ103及びセレクタ106に
入力される。またレジスタ101の■1ビット出力がア
ンドゲート105に入力されている。このレジスタ10
1の■1ビットはレジスタ101の内容の有効/無効を
示すビットであり、“1”のとき有効リクエストである
。即ち、■1ビットが“1”のときレジスタ101はビ
ジー状態ということがいえる。
レジスタ101のD1フィールドはリクエストデータを
示し、その内容はリクエストコード、リクエストアドレ
ス(主記憶アドレス)等である。なお、後述するレジス
タ102の■2ビット、D2フィールドについても同様
である。
セレクタ106は信号線12103及びρ301により
それぞれレジスタ101の出力及び低速プロセッサ3か
らのリクエストが入力されており、信号線g107で入
力されたアンドゲート105の出力信号が“0”のとき
は低速プロセッサ3からのリクエストを、“1“のとき
はレジスタ101の内容を夫//信号線Ω108に出力
する。
レジスタ102は信号線9108により入力されたリク
エストを保持し、その出力は信号線ρ105を介してセ
レクタ103に入力される。またレジスタ102の■2
ビット出力は信号、il u 106を介してセレクタ
103及びアンドゲート105に入力されている。この
アンドゲート105はレジスタ101 、102のVl
 、V2ビットを入力とし、アンド論理が成立すると“
1″を出力するゲートである。
セレクタ103はレジスタ101 、102の内容を入
力とし、レジスタ102のV2ビットが“0”のときレ
ジスタ101の内容を、“1゛′のときレジスタ102
の内容を夫々信号線ρ102に出力する。
リクエストバッフr104はセレクタ103からのリク
エストをバッファするために設けられ、複数のエントリ
に順に保持し、保持した順に主記憶装置4ヘリクエスト
送出する。
以上のような構成で、高速プロセッサ2がらの連続リク
エスト中に低速プロセッサ3からリクエストが送出され
た場合の動作を考える。従来技術と比較し易いようにリ
クエスト競合の条件を第5図、第6図で示すタイムチャ
ートと合わせると、本発明のタイムチャートは第4図に
示す通りになる。第4図によれば、時刻t1で発行され
た高速プロセッサ2のH1リクエストと低速プロセッサ
3のLOリクエストが競合すると、LOリクエストが優
先されて時刻t3でリクエストバッファ104に書込ま
れ、高速プロセッサ2のリクエストは連続リクエストに
なっているMl〜H5リクエストがレジスタ101から
セレクタ106を介してレジスタ102にバイパスされ
て、時刻14〜L8でリクエストバッファ104に書込
まれる。
時刻t7以降の高速プロセッサ2のH6〜了リクエスト
は時刻L6で連続リクエストが途切れたため、再びレジ
スタ101から直接セレクタ103を介してリクエスト
バッファ104に時刻t9以降で書込むことができるの
で、高速プロセッサ2のリクエストの遅れは低速プロセ
ッサ3と競合したリクエスト以降の連続リクエストの範
囲に抑えることができる。
魚涯しと丸里 以上説明したように本発明によれば、高速プロセッサか
らの連続リクエストと低速プロセッサからの単発リクエ
ストが競合した場合に、低速プロセッサのリクエストを
優先しても、高速プロセッサをリクエストホールドする
ことなく、さらに競合時以降のリクエストの遅れを1つ
の連続リクエスト群の範囲内に抑えるようにすることが
できるという効果がある。
【図面の簡単な説明】
第1図は本発明の実施例のシステムブロック図、第2図
及び第3図は従来技術を示すリクエストバッファ入力制
御回路の例を夫々示すブロック図、第4図は第1図の実
施例の動作を示すタイムチャート、第5図及び第6図は
第2図及び第3図の回路の動作を夫々示すタイムチャー
トである。 主要部分の符号の説明 1・・・・・・システム制御装置 2・・・・・・高速プロセッサ 3・・・・・・低速プロセッサ 4・・・・・・主記憶装置 101・・・・・・第1のレジスタ 102・・・・・・第2のレジスタ 103・・・・・・第2のセレクタ 104・・・・・・リクエストバッファ105・・・・
・・アンドゲート 106・・・・・・第1のセレクタ

Claims (1)

    【特許請求の範囲】
  1. (1)主記憶リクエストの連続発行が可能な高速プロセ
    ッサと、1つの主記憶リクエスト処理の完了まで次のリ
    クエストを発行しない低速プロセッサと、前記主記憶リ
    クエストを複数のエントリに保持して順次この主記憶リ
    クエストを主記憶装置に対して送出するリクエストバッ
    ファとを含む情報処理装置のリクエストバッファ入力制
    御回路であつて、前記高速プロセッサからのリクエスト
    を保持する第1のレジスタと、前記低速プロセッサから
    のリクエストと前記第1のレジスタの出力とを入力とし
    、これ等2入力を択一的に導出する第1のセレクタと、
    前記第1のセレクタの出力を保持する第2のレジスタと
    、前記第1及び第2のレジスタが共にビジー状態を示す
    ときに前記第1のセレクタが前記第1のレジスタの内容
    を選択的に導出し、他の状態のときに前記第1のセレク
    タが前記低速プロセッサのリクエストを選択的に導出す
    るよう制御するセレクタ制御手段と、前記第1及び第2
    のレジスタの出力を入力とし、前記第2のレジスタがビ
    ジー状態のときにこの第2のレジスタの内容を選択的に
    出力し、他の状態のときに前記第1のレジスタの内容を
    選択的に出力する第2のセレクタとを有し、この第2の
    セレクタの出力を前記リクエストバッファの入力データ
    とするようにしたことを特徴とするリクエストバッファ
    入力制御回路。
JP23204488A 1988-09-16 1988-09-16 リクエストバッファ入力制御回路 Pending JPH0281156A (ja)

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