JPH0281156A - リクエストバッファ入力制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １血産１ 本発明はリクエストバッファ入力制御回路に関し、特に
複数のプロセッサからの主記憶リクエストを保持するリ
クエストバッファの入力制御方式情報処理装置内には高
速処理を行う演算プロセッサ、入出カプロセッサ等の他
に低速処理を行う診断プロセッサ等が存在し、これらの
高速プロセッサ、低速プロセッサはどれも主記憶アセス
を行うのが通常である。

高速プロセッサは性能上の理由から連続に主記憶リクエ
ストを発行して処理することが多く、逆に低速プロセッ
サは性能があまり要求されないので主記憶リクエスト単
位の処理を行うことが多い。

このような性質の異なるプロセッサからの主記憶リクエ
ストを一括処理するシステム制御装置では、特にリクエ
ストバッファへの入力時の競合が問題になることがある
。

例えば、競合時にシステムとしての性能を重視する立場
から高速プロセッサからの主記憶リクエストを優先して
バッファすれば、低速プロセッサからの主記憶リクエス
トは高速プロセッサからの連続リクエストの切れ目でし
かバッファされなくなり、低速プロセッサが診断プロセ
ッサであるようなとき、診断、障害処理が遅れて軽障害
が重障害となってしまう恐れがある。逆に低速プロセッ
サを優先すると、そのために高速プロセッサの連続リク
エストの受信を保留するためにリクエストホールド機能
が必要になる。

上記従来技術を以下に具体例を用いて説明する。

第２図は従来技術の一例を示すブロック図である。

第２図において、高速プロセッサ２及び低速プロセッサ
３からの主記憶装置４へのリクエストは各々システム制
御波２１の内部レジスタ１０１　、１０２に入力保持さ
れる。レジスタ１０１　、１０２はそれぞれ同一形式の
レジスタであり、■ビットとＤフィールドで構成され、
■ビットはレジスタ上のデータが有効である場合に“１
′°がセットされている。Ｄフィールドはリクエストデ
ータであり、主記憶アドレス、リクエストコード等を含
む、レジスタ１０１　、１０２のＶビット、Ｄフィール
ドはそれぞれ（Ｖｌ　、　ＤＩ　＞、　　（Ｖ２　、　
Ｄ２　＞と表現しである。

レジスタ１（１１，１０２の出力データは共にセレクタ
１０３に入力され、レジスタ１０１上の■１ビットが“
１”のときレジスタ１０１の内容を出力すると共に、レ
ジスタ１０２の内容が有効であればホールドする。また
■１ビットが“０″のときはレジスタ１０２の内容を出
力する。そしてセレクタ１０３の出力が有効であれば、
リクエストバッファ１０４の各エントリに順次保持され
、主記憶装置４へのリクエスト起動タイミングで順次リ
クエストが発行される。

第５図は第２図の情報処理装置において、高速プロセッ
サ２の連続リクエスト中に低速プロセッサ３からのリク
エストが発行された競合ケースのタイムチャートである
。第５図によれば、時刻ｔ１に発行された低速プロセッ
サ３のリクエストしＯが競合しないケースでは、時刻ｔ
３でリクエストバッファ１０４に書込まれるのに対して
、競合するケースでは時刻ｔ８に書込まれることがわか
る。

次に第３図は別の従来技術の例を示すブロック図である
が、大部分は第２図と共通であるので相違点のみ説明す
る。第３図において、セレクタ１０３はレジスタ１０２
の■２ビットが“１”のときレジスタ１０２の内容を出
力し、′０”のときレジスタ１０１の内容を出力する。

アンドゲート１０５はレジスタ１０１　、１０２のＶｌ
　。

■２ビットをそれぞれ入力し、アンド論理か成立すると
、レジスタ１０１及び高速プロセッサ２に対してリクエ
ストホールド信号を供給する。このリクエストホールド
信号（信号線Ｎ１０７）はレジスタ１０１のホールドと
高速プロセッサ２のリクエスト発行のホールドとを行う
、また、レジスタ１０２に対しては第２図のようなホー
ルド条件はない。

従って、第３図の情報処理装置を第５図のタイムチャー
トの条件下で動作させると、第６図に示すタイムチャー
トになる。第６図によれば、時刻ｔ１に発行された低速
プロセッサ３のリクエストＬＯは遅れなく時刻ｔ３でリ
クエストバッファ１０４に書込まれ、この影響で高速プ
ロセッサ２のト１１以降のリクエストがリクエストホー
ルド信号により１マシンサイクルのみ順次遅れて処理さ
れていくことがわかる。

上述したように、従来技術においては高速プロセッサの
連続リクエストと低速プロセッサのリクエストとが競合
した場合に、高速プロセッサの′連続リクエストを優先
すると、低速プロセッサのリクエスト処理が十分遅れて
しまうケースが存在してしまう、そこで、低速プロセッ
サのリクエストを優先すると、高速プロセッサの連続リ
クエストをホールドするためのリクエストホールド信号
を装置間インタフェースとして持たなければならないと
いう大きな欠点が存在する。

九肌ム旦漕 そこで、本発明はこの様な従来のものの欠点を解決すべ
くなされたものであって、その目的とするところは、低
速プロセッサのリクエストを優先しても高速プロセッサ
のリクエストをホールドする必要のないリクエストバッ
ファ入力制御回路を提供することにある。

本発明の他の目的は、競合時以降のリクエストの遅れを
１つの連続リクエスト群の範囲内に抑え得るようにした
リクエストバッファ入力制御回路を提供することである
。

ユ曹しと１人 本発明によれば、主記憶リクエストの連続発行が可能な
高速プロセッサと、１つの主記憶リクエスト処理の完了
まで次のリクエストを発行しない低速プロセッサと、前
記主記憶リクエストを複数のエントリに保持して順次こ
の主記憶リクエストを主記憶装置に対して送出するリク
エストバッファとを含む情報処理装置のリクエストバッ
ファ入力制御回路であって、前記高速プロセッサからの
リクエストを保持する第１のレジスタと、前記低速プロ
セッサからのリクエストと前記第１のレジスタの出力と
を入力と゛し、これ等２入力を択一的に導出する第１の
セレクタと、前記第１のセレクタの出力を保持する第２
のレジスタと、前記第１及び第２のレジスタが共にビジ
ー状態を示すときに前記第１のセレクタが前記第１のレ
ジスタの内容を選択的に導出し、他の状態のときに前記
第１のセレクタが前記低速プロセッサのリクエストを選
択的に導出するよう制御するセレクタ制御手段と、前記
第１及び第２のレジスタの出力を入力とし、前記第２の
レジスタがビジー状態のときにこの第２のレジスタの内
容を選択的に出力ｊ７、他の状態のときに前記第１のレ
ジスタの内容を選択的に出力する第２のセレクタとを有
し、この第２のセレクタの出力を前記リクエストバッフ
ァの入力データとするようにしたことを特徴とするリク
エストバッファ入力制御回路が得られる。

火■」 次に本発明の実施例について図面を参照して説明する。

第１図は本発明の一実施例を示すプロ・ツク図である。

第１図に示す情報処理装置は、システム制御装置１とそ
れに接続される高速プロセッサ２と、低速プロセッサ３
と、主記憶装置４とから構成されている。高速プロセッ
サ２．低速プロセッサ３からの主記憶リクエストはそれ
ぞれ信号線１２２０１゜ｇ３０１を介してシステム制御
装置１に入力される。

またシステム制御装置１からの主記憶リクエストは信号
線Ｑ１０１を介して主記憶装置４に入力される。なお、
主記憶リクエストに対するリプライ系のデータバス及び
制御部等は一切消略しである。

次にシステム制御部！１の内部について説明する。レジ
スタ１０１は信号ρ２０１を介して入力された高速プロ
セッサ２からのリクエストを保持し、その出力は信号線
Ω１０３を介してセレクタ１０３及びセレクタ１０６に
入力される。またレジスタ１０１の■１ビット出力がア
ンドゲート１０５に入力されている。このレジスタ１０
１の■１ビットはレジスタ１０１の内容の有効／無効を
示すビットであり、“１”のとき有効リクエストである
。即ち、■１ビットが“１”のときレジスタ１０１はビ
ジー状態ということがいえる。

レジスタ１０１のＤ１フィールドはリクエストデータを
示し、その内容はリクエストコード、リクエストアドレ
ス（主記憶アドレス）等である。なお、後述するレジス
タ１０２の■２ビット、Ｄ２フィールドについても同様
である。

セレクタ１０６は信号線１２１０３及びρ３０１により
それぞれレジスタ１０１の出力及び低速プロセッサ３か
らのリクエストが入力されており、信号線ｇ１０７で入
力されたアンドゲート１０５の出力信号が“０”のとき
は低速プロセッサ３からのリクエストを、“１“のとき
はレジスタ１０１の内容を夫／／信号線Ω１０８に出力
する。

レジスタ１０２は信号線９１０８により入力されたリク
エストを保持し、その出力は信号線ρ１０５を介してセ
レクタ１０３に入力される。またレジスタ１０２の■２
ビット出力は信号、ｉｌ　ｕ　１０６を介してセレクタ
１０３及びアンドゲート１０５に入力されている。この
アンドゲート１０５はレジスタ１０１　、１０２のＶｌ
　、Ｖ２ビットを入力とし、アンド論理が成立すると“
１″を出力するゲートである。

セレクタ１０３はレジスタ１０１　、１０２の内容を入
力とし、レジスタ１０２のＶ２ビットが“０”のときレ
ジスタ１０１の内容を、“１゛′のときレジスタ１０２
の内容を夫々信号線ρ１０２に出力する。

リクエストバッフｒ１０４はセレクタ１０３からのリク
エストをバッファするために設けられ、複数のエントリ
に順に保持し、保持した順に主記憶装置４ヘリクエスト
送出する。

以上のような構成で、高速プロセッサ２がらの連続リク
エスト中に低速プロセッサ３からリクエストが送出され
た場合の動作を考える。従来技術と比較し易いようにリ
クエスト競合の条件を第５図、第６図で示すタイムチャ
ートと合わせると、本発明のタイムチャートは第４図に
示す通りになる。第４図によれば、時刻ｔ１で発行され
た高速プロセッサ２のＨ１リクエストと低速プロセッサ
３のＬＯリクエストが競合すると、ＬＯリクエストが優
先されて時刻ｔ３でリクエストバッファ１０４に書込ま
れ、高速プロセッサ２のリクエストは連続リクエストに
なっているＭｌ〜Ｈ５リクエストがレジスタ１０１から
セレクタ１０６を介してレジスタ１０２にバイパスされ
て、時刻１４〜Ｌ８でリクエストバッファ１０４に書込
まれる。

時刻ｔ７以降の高速プロセッサ２のＨ６〜了リクエスト
は時刻Ｌ６で連続リクエストが途切れたため、再びレジ
スタ１０１から直接セレクタ１０３を介してリクエスト
バッファ１０４に時刻ｔ９以降で書込むことができるの
で、高速プロセッサ２のリクエストの遅れは低速プロセ
ッサ３と競合したリクエスト以降の連続リクエストの範
囲に抑えることができる。

魚涯しと丸里 以上説明したように本発明によれば、高速プロセッサか
らの連続リクエストと低速プロセッサからの単発リクエ
ストが競合した場合に、低速プロセッサのリクエストを
優先しても、高速プロセッサをリクエストホールドする
ことなく、さらに競合時以降のリクエストの遅れを１つ
の連続リクエスト群の範囲内に抑えるようにすることが
できるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のシステムブロック図、第２図
及び第３図は従来技術を示すリクエストバッファ入力制
御回路の例を夫々示すブロック図、第４図は第１図の実
施例の動作を示すタイムチャート、第５図及び第６図は
第２図及び第３図の回路の動作を夫々示すタイムチャー
トである。 主要部分の符号の説明 １・・・・・・システム制御装置 ２・・・・・・高速プロセッサ ３・・・・・・低速プロセッサ ４・・・・・・主記憶装置 １０１・・・・・・第１のレジスタ １０２・・・・・・第２のレジスタ １０３・・・・・・第２のセレクタ １０４・・・・・・リクエストバッファ１０５・・・・
・・アンドゲート １０６・・・・・・第１のセレクタ

Claims (1)

【特許請求の範囲】
1. （１）主記憶リクエストの連続発行が可能な高速プロセ
   ッサと、１つの主記憶リクエスト処理の完了まで次のリ
   クエストを発行しない低速プロセッサと、前記主記憶リ
   クエストを複数のエントリに保持して順次この主記憶リ
   クエストを主記憶装置に対して送出するリクエストバッ
   ファとを含む情報処理装置のリクエストバッファ入力制
   御回路であつて、前記高速プロセッサからのリクエスト
   を保持する第１のレジスタと、前記低速プロセッサから
   のリクエストと前記第１のレジスタの出力とを入力とし
   、これ等２入力を択一的に導出する第１のセレクタと、
   前記第１のセレクタの出力を保持する第２のレジスタと
   、前記第１及び第２のレジスタが共にビジー状態を示す
   ときに前記第１のセレクタが前記第１のレジスタの内容
   を選択的に導出し、他の状態のときに前記第１のセレク
   タが前記低速プロセッサのリクエストを選択的に導出す
   るよう制御するセレクタ制御手段と、前記第１及び第２
   のレジスタの出力を入力とし、前記第２のレジスタがビ
   ジー状態のときにこの第２のレジスタの内容を選択的に
   出力し、他の状態のときに前記第１のレジスタの内容を
   選択的に出力する第２のセレクタとを有し、この第２の
   セレクタの出力を前記リクエストバッファの入力データ
   とするようにしたことを特徴とするリクエストバッファ
   入力制御回路。