JPH08227390A - メモリ・インタフェース - Google Patents
メモリ・インタフェースInfo
- Publication number
- JPH08227390A JPH08227390A JP3190895A JP3190895A JPH08227390A JP H08227390 A JPH08227390 A JP H08227390A JP 3190895 A JP3190895 A JP 3190895A JP 3190895 A JP3190895 A JP 3190895A JP H08227390 A JPH08227390 A JP H08227390A
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- JP
- Japan
- Prior art keywords
- address
- data
- cpu
- address data
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 ＣＰＵによるメモリ・アクセスを高速にす
る。 【構成】 データ・バス及びアドレス・バスを個別にし
て２つのメモリ領域を設けたＲＯＭ２、３とし、ＣＰＵ
１からのアドレス・データＡＤＲを＋２した値を２つの
ＲＯＭの個別のアドレス・データとし、かつ現在のアド
レス・データがＣＰＵからのアドレス・データＡＤＲと
一致するときに現在のアドレス・データを出力し続け、
不一致のときにＣＰＵからのアドレス・データをそのま
ま出力するアドレス・バッファ４、５を設け、データ・
バッファ６、７を通してＣＰＵからのアドレス指定及び
データの書込み又は読み出しを交互に行う。これによ
り、メモリ・アクセスにおけるＣＰＵのウェイト・サイ
クルを減らした高速アクセスを得る。
る。 【構成】 データ・バス及びアドレス・バスを個別にし
て２つのメモリ領域を設けたＲＯＭ２、３とし、ＣＰＵ
１からのアドレス・データＡＤＲを＋２した値を２つの
ＲＯＭの個別のアドレス・データとし、かつ現在のアド
レス・データがＣＰＵからのアドレス・データＡＤＲと
一致するときに現在のアドレス・データを出力し続け、
不一致のときにＣＰＵからのアドレス・データをそのま
ま出力するアドレス・バッファ４、５を設け、データ・
バッファ６、７を通してＣＰＵからのアドレス指定及び
データの書込み又は読み出しを交互に行う。これによ
り、メモリ・アクセスにおけるＣＰＵのウェイト・サイ
クルを減らした高速アクセスを得る。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロ・コンピュー
タにおけるＲＯＭ等のメモリのアクセスのためのメモリ
・インタフェースに関する。
タにおけるＲＯＭ等のメモリのアクセスのためのメモリ
・インタフェースに関する。
【０００２】
【従来の技術】マイクロ・コンピュータのメモリ・イン
タフェースは、図４に示す構成にされる。ＣＰＵ１は、
ＥＰＲＯＭ２、３のアクセスに、ＣＰＵ１のアドレス信
号ＡＤＲとデータ信号ＤＡＴをＥＰＲＯＭ２、３に直接
に与えるバス結合をする。
タフェースは、図４に示す構成にされる。ＣＰＵ１は、
ＥＰＲＯＭ２、３のアクセスに、ＣＰＵ１のアドレス信
号ＡＤＲとデータ信号ＤＡＴをＥＰＲＯＭ２、３に直接
に与えるバス結合をする。
【０００３】この構成において、ＥＰＲＯＭ２、３のア
クセスは、図５に示すように、ＣＰＵ１はＴ１サイクル
でアドレス信号ＡＤＲを出力し、ＥＰＲＯＭ２、３はア
ドレス信号ＡＤＲを受け取ったときから必要なアクセス
時間後に対応するデータを出力し、このデータをＣＰＵ
１はＴ４サイクルの先頭で受け取る。
クセスは、図５に示すように、ＣＰＵ１はＴ１サイクル
でアドレス信号ＡＤＲを出力し、ＥＰＲＯＭ２、３はア
ドレス信号ＡＤＲを受け取ったときから必要なアクセス
時間後に対応するデータを出力し、このデータをＣＰＵ
１はＴ４サイクルの先頭で受け取る。
【０００４】
【発明が解決しようとする課題】従来のメモリ・インタ
フェースは、回路構成を簡単にするが、ＥＰＲＯＭ２、
３のアクセス時間が長い場合、Ｔ１〜Ｔ４サイクルにウ
ェイト・サイクルＴWを挿入してＥＰＲＯＭ２、３から
のデータ出力を待たなければならない。このため、装置
としての処理速度が低下する。
フェースは、回路構成を簡単にするが、ＥＰＲＯＭ２、
３のアクセス時間が長い場合、Ｔ１〜Ｔ４サイクルにウ
ェイト・サイクルＴWを挿入してＥＰＲＯＭ２、３から
のデータ出力を待たなければならない。このため、装置
としての処理速度が低下する。
【０００５】最近のＣＰＵは、高速化されてきているた
め、ＥＰＲＯＭのリード・サイクルにはウェイト・サイ
クルを挿入する場合が多く、また一般的にＲＡＭよりＲ
ＯＭの方がアクセス時間が長いため、ＲＯＭのリード・
アクセスが装置の処理速度向上のネックになることがあ
る。
め、ＥＰＲＯＭのリード・サイクルにはウェイト・サイ
クルを挿入する場合が多く、また一般的にＲＡＭよりＲ
ＯＭの方がアクセス時間が長いため、ＲＯＭのリード・
アクセスが装置の処理速度向上のネックになることがあ
る。
【０００６】本発明の目的は、メモリ・アクセスを高速
にするメモリ・インタフェースを提供することにある。
にするメモリ・インタフェースを提供することにある。
【０００７】
【課題を解決するための手段】本発明は、前記課題の解
決を図るため、ＣＰＵからメモリ・アクセスのためのア
ドレス・データＡＤＲが与えられて当該メモリからデー
タの読出し又は書込みを行うためのメモリ・インタフェ
ースにおいて、前記メモリはデータ・バス及びアドレス
・バスを個別にした２つのメモリ領域を設け、前記ＣＰ
Ｕからのアドレス・データＡＤＲを＋２した値を前記２
つのメモリ領域の個別のアドレス・データとし、かつ現
在のアドレス・データが該ＣＰＵから与えられるアドレ
ス・データと一致するときに現在のアドレス・データを
出力し続け、不一致のときに該ＣＰＵからのアドレス・
データをそのまま出力する２つのアドレス・バッファを
設け、前記アドレス・バッファからのアドレス・データ
に従った前記２つのメモリ領域に対して前記ＣＰＵとの
間で交互にデータを読み出し又は書込みを行う２つのデ
ータ・バッファを設けたことを特徴とする。
決を図るため、ＣＰＵからメモリ・アクセスのためのア
ドレス・データＡＤＲが与えられて当該メモリからデー
タの読出し又は書込みを行うためのメモリ・インタフェ
ースにおいて、前記メモリはデータ・バス及びアドレス
・バスを個別にした２つのメモリ領域を設け、前記ＣＰ
Ｕからのアドレス・データＡＤＲを＋２した値を前記２
つのメモリ領域の個別のアドレス・データとし、かつ現
在のアドレス・データが該ＣＰＵから与えられるアドレ
ス・データと一致するときに現在のアドレス・データを
出力し続け、不一致のときに該ＣＰＵからのアドレス・
データをそのまま出力する２つのアドレス・バッファを
設け、前記アドレス・バッファからのアドレス・データ
に従った前記２つのメモリ領域に対して前記ＣＰＵとの
間で交互にデータを読み出し又は書込みを行う２つのデ
ータ・バッファを設けたことを特徴とする。
【０００８】
【作用】メモリ領域を２分割し、２つのアドレス・バッ
ファによりメモリ領域のアドレスを交互に指定すること
により、ＣＰＵからのアドレス指定及びデータの書込み
又は読み出しを交互に行う。
ファによりメモリ領域のアドレスを交互に指定すること
により、ＣＰＵからのアドレス指定及びデータの書込み
又は読み出しを交互に行う。
【０００９】これにより、メモリ・アクセスにおけるＣ
ＰＵのウェイト・サイクルを減らした高速アクセスを得
る。
ＰＵのウェイト・サイクルを減らした高速アクセスを得
る。
【００１０】
【実施例】図１は、本発明の一実施例を示すメモリ・イ
ンタフェースである。ＣＰＵ１とＲＯＭ２、３とは、そ
れぞれ個別のアドレス・バッファ４、５及びデータ・バ
ッファ６、７を介してバス結合される。
ンタフェースである。ＣＰＵ１とＲＯＭ２、３とは、そ
れぞれ個別のアドレス・バッファ４、５及びデータ・バ
ッファ６、７を介してバス結合される。
【００１１】ＲＯＭ２は偶数アドレス用ＲＯＭにされ、
ＲＯＭ３は奇数アドレス用ＲＯＭにされ、メモリ領域を
２つに分割したものと等価にされる。
ＲＯＭ３は奇数アドレス用ＲＯＭにされ、メモリ領域を
２つに分割したものと等価にされる。
【００１２】アドレス・バッファ４とデータ・バッファ
６は、ＣＰＵ１から連続的に出力されるアドレス・デー
タ及び連続的に書込み又は読み出されるデータに対して
偶数番目のアドレスとデータをＲＯＭ２に対して入出力
する偶数アドレス・バッファと偶数データ・バッファに
される。
６は、ＣＰＵ１から連続的に出力されるアドレス・デー
タ及び連続的に書込み又は読み出されるデータに対して
偶数番目のアドレスとデータをＲＯＭ２に対して入出力
する偶数アドレス・バッファと偶数データ・バッファに
される。
【００１３】逆に、アドレス・バッファ５とデータ・バ
ッファ７は、奇数番目のアドレスとデータをＲＯＭ３に
対して入出力する奇数アドレス・バッファと奇数データ
・バッファにされる。
ッファ７は、奇数番目のアドレスとデータをＲＯＭ３に
対して入出力する奇数アドレス・バッファと奇数データ
・バッファにされる。
【００１４】また、アドレス・バッファ４、５は、ＣＰ
Ｕ１からのアドレス・データＡＤＲを＋２した値をそれ
ぞれＲＯＭ２、３の個別のアドレス・データとし、かつ
現在のアドレス・データがＣＰＵ１から与えられるアド
レス・データＡＤＲと一致するときに現在のアドレス・
データを出力し続け、不一致のときにＣＰＵ１からのア
ドレス・データをそのまま出力する。
Ｕ１からのアドレス・データＡＤＲを＋２した値をそれ
ぞれＲＯＭ２、３の個別のアドレス・データとし、かつ
現在のアドレス・データがＣＰＵ１から与えられるアド
レス・データＡＤＲと一致するときに現在のアドレス・
データを出力し続け、不一致のときにＣＰＵ１からのア
ドレス・データをそのまま出力する。
【００１５】本実施例におけるリード・サイクルの動作
を図２のタイムチャート及び図３の状態遷移図を参照し
て以下に説明する。
を図２のタイムチャート及び図３の状態遷移図を参照し
て以下に説明する。
【００１６】時刻ｔ1…ＣＰＵ１がＡＬＥ（アドレス・
ラッチ・イネーブル）信号のタイミングでアドレス信号
ＡＤＲとしてアドレスｎ（偶数番目のアドレス）を出力
し、このアドレスｎをアドレス・バッファ４がアドレス
信号ＡＤＲ−Ａとして出力する。このとき、アドレス・
バッファ５がアドレスｎ＋１（奇数番目のアドレス）を
アドレス信号ＡＤＲ−Ｂとして出力している。
ラッチ・イネーブル）信号のタイミングでアドレス信号
ＡＤＲとしてアドレスｎ（偶数番目のアドレス）を出力
し、このアドレスｎをアドレス・バッファ４がアドレス
信号ＡＤＲ−Ａとして出力する。このとき、アドレス・
バッファ５がアドレスｎ＋１（奇数番目のアドレス）を
アドレス信号ＡＤＲ−Ｂとして出力している。
【００１７】時刻ｔ2…アドレス・バッファ４がアドレ
スバスにアドレス・データＡＤＲ−Ａを出力し、ＲＯＭ
２からアドレスｎのデータをデータＤＡＴ−Ａとして出
力し、このデータをデータ・バッファ６を通してＣＰＵ
１に取り込む。
スバスにアドレス・データＡＤＲ−Ａを出力し、ＲＯＭ
２からアドレスｎのデータをデータＤＡＴ−Ａとして出
力し、このデータをデータ・バッファ６を通してＣＰＵ
１に取り込む。
【００１８】時刻ｔ3…ＣＰＵ１はアドレスＡＤＲとし
てアドレスｎ＋１を出力し、アドレス・バッファ４は前
回アドレスｎに＋２したアドレスｎ＋２を出力する。ア
ドレス・バッファ５は、時刻ｔ1で出力しているアドレ
スｎ＋１をＣＰＵ１からのアドレスｎ＋１と比較し、一
致している場合にそのまま出力する。
てアドレスｎ＋１を出力し、アドレス・バッファ４は前
回アドレスｎに＋２したアドレスｎ＋２を出力する。ア
ドレス・バッファ５は、時刻ｔ1で出力しているアドレ
スｎ＋１をＣＰＵ１からのアドレスｎ＋１と比較し、一
致している場合にそのまま出力する。
【００１９】時刻ｔ4…アドレス・バッファ５がバスに
アドレスｎ＋１を出力し、ＲＯＭ３がこのアドレスのデ
ータを出力しつづけており、ＣＰＵ１がこのデータをデ
ータ・バッファ７を通して取り込む。
アドレスｎ＋１を出力し、ＲＯＭ３がこのアドレスのデ
ータを出力しつづけており、ＣＰＵ１がこのデータをデ
ータ・バッファ７を通して取り込む。
【００２０】時刻ｔ5…アドレス・バッファ４は時刻ｔ3
で出力しているアドレスｎ＋２とＣＰＵ１からのアドレ
スｎ＋２と比較し、一致しているためアドレスｎ＋２を
そのまま出力しつづける。
で出力しているアドレスｎ＋２とＣＰＵ１からのアドレ
スｎ＋２と比較し、一致しているためアドレスｎ＋２を
そのまま出力しつづける。
【００２１】時刻ｔ6…時刻ｔ2と同じ動作になる。
【００２２】時刻ｔ7…時刻ｔ3と同じ動作になる。
【００２３】時刻ｔ8…時刻ｔ4と同じ動作になる。
【００２４】時刻ｔ9…アドレス・バッファ４は、時刻
ｔ7で出力しているアドレスｎ＋４をアドレスＣＰＵ１
からのアドレスｍと比較し、不一致のためアドレスｍを
出力し、アドレス・バッファ５はアドレスｍ＋１を出力
し、ステート１の状態に戻る。
ｔ7で出力しているアドレスｎ＋４をアドレスＣＰＵ１
からのアドレスｍと比較し、不一致のためアドレスｍを
出力し、アドレス・バッファ５はアドレスｍ＋１を出力
し、ステート１の状態に戻る。
【００２５】以上のように、本実施例では、メモリ領域
をＲＯＭ２、３に２分割し、２つのアドレス・バッファ
４、５によりメモリ領域のアドレスを交互に指定するこ
とにより、ＣＰＵ１からのアドレス指定及びデータの書
込み又は読み出しを交互に行う。
をＲＯＭ２、３に２分割し、２つのアドレス・バッファ
４、５によりメモリ領域のアドレスを交互に指定するこ
とにより、ＣＰＵ１からのアドレス指定及びデータの書
込み又は読み出しを交互に行う。
【００２６】このように、２つのアドレス・バスに並列
にアドレスを出力することによってステート１で必要と
した３回のウェイト・サイクルＴWを使ったアクセスに
対して、ステート２や３では０回のウェイト・サイクル
でアクセスでき、ＣＰＵのウェイト・サイクルを減らし
てメモリ・アクセスを高速にする。
にアドレスを出力することによってステート１で必要と
した３回のウェイト・サイクルＴWを使ったアクセスに
対して、ステート２や３では０回のウェイト・サイクル
でアクセスでき、ＣＰＵのウェイト・サイクルを減らし
てメモリ・アクセスを高速にする。
【００２７】なお、ＲＡＭのライト・サイクルも同様の
処理になるし、ＲＯＭに限らず、ＲＡＭ等のメモリに適
用して同等の作用効果を奏する。
処理になるし、ＲＯＭに限らず、ＲＡＭ等のメモリに適
用して同等の作用効果を奏する。
【００２８】
【発明の効果】以上のとおり、本発明によれば、メモリ
領域を２分割し、２つのアドレス・バッファによりメモ
リ領域のアドレスを交互に指定し、ＣＰＵからのアドレ
ス指定及びデータの書込み又は読み出しを交互に行うよ
うにしたため、メモリ・アクセスにおけるＣＰＵのウェ
イト・サイクルを減らした高速アクセスを得ることがで
きる。
領域を２分割し、２つのアドレス・バッファによりメモ
リ領域のアドレスを交互に指定し、ＣＰＵからのアドレ
ス指定及びデータの書込み又は読み出しを交互に行うよ
うにしたため、メモリ・アクセスにおけるＣＰＵのウェ
イト・サイクルを減らした高速アクセスを得ることがで
きる。
【００２９】また、ＣＰＵは、従来と同じにアドレス・
データを連続的に出力し、データを連続的に入出力する
処理で済み、その入出力方式を変更することを必要とし
ない。
データを連続的に出力し、データを連続的に入出力する
処理で済み、その入出力方式を変更することを必要とし
ない。
【図１】本発明の一実施例を示すメモリ・インタフェー
ス回路図。
ス回路図。
【図２】実施例のタイムチャート。
【図３】実施例の状態遷移図。
【図４】従来のメモリ・インタフェース回路図。
【図５】従来のメモリ・アクセスによるタイムチャー
ト。
ト。
１…ＣＰＵ ２、３…ＲＯＭ ４、５…アドレス・バッファ ６、７…データ・バッファ
Claims (1)
- 【請求項１】 ＣＰＵからメモリ・アクセスのためのア
ドレス・データＡＤＲが与えられて当該メモリからデー
タの読出し又は書込みを行うためのメモリ・インタフェ
ースにおいて、 前記メモリはデータ・バス及びアドレス・バスを個別に
した２つのメモリ領域を設け、 前記ＣＰＵからのアドレス・データＡＤＲを＋２した値
を前記２つのメモリ領域の個別のアドレス・データと
し、かつ現在のアドレス・データが該ＣＰＵから与えら
れるアドレス・データと一致するときに現在のアドレス
・データを出力し続け、不一致のときに該ＣＰＵからの
アドレス・データをそのまま出力する２つのアドレス・
バッファを設け、 前記アドレス・バッファからのアドレス・データに従っ
た前記２つのメモリ領域に対して前記ＣＰＵとの間で交
互にデータを読み出し又は書込みを行う２つのデータ・
バッファを設けたことを特徴とするメモリ・インタフェ
ース。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3190895A JPH08227390A (ja) | 1995-02-21 | 1995-02-21 | メモリ・インタフェース |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3190895A JPH08227390A (ja) | 1995-02-21 | 1995-02-21 | メモリ・インタフェース |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08227390A true JPH08227390A (ja) | 1996-09-03 |
Family
ID=12344102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3190895A Pending JPH08227390A (ja) | 1995-02-21 | 1995-02-21 | メモリ・インタフェース |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08227390A (ja) |
-
1995
- 1995-02-21 JP JP3190895A patent/JPH08227390A/ja active Pending
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