SU1160423A1 - Устройство дл сопр жени многопроцессорной вычислительной системы - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ МНОГОПРОЦЕССОРНОЙ ВЬГЧИСЛИТЕЛЬНОЙ СИСТЕМЫ , содержащее группу блоков приоритета и матрицу коммутирующих элементов , причем первые и вторые информационные входы и вькоды коммутирующего элемента i-й строки и j-ro столбца матрицы (г 1, М; j 1, N)  вл ютс  соответственно i-ми входом и выходом первой группы входов и выходов устройства и j-MH входом и выходом второй группы входов и выходов устройства, а вход разрешени  и выход запроса коммутирующего элемента подключены соответственно к j-ым выходу и входу i-ro блока приоритета группы, причем каждьй коммутирующий элемент матрицы содержит формирователь управл ющих сигналов, регистр адреса, две мультиплексора, триггер разрешени  и триггер запроса, выход которого  вл етс  выходом запроса коммутирующего элемента, выход первого мультиплексора и первый информационный вход второго мультиплексора  вл ютс  соответственно первыми информационными выходом и входом коммутирующего элемента, выход второго мультиплексора и первый информационный вход первого мультиплексора  вл ютс  соответственно вторыми информационными выходом и входом коммутирующего элементна, входы сброса триггера разрешени  и триггера запроса соединены с выходом завершени  цикла формировател  управл ющих сигналов , выход запроса и вход разрешени  которого подключены соответственно к входу установки триггера запроса и выходу триггера разрешени , второй информационный вход коммутирук цего элемента соединен с соответствующим входом группы входов команд формировател  управл ющих сигналов, отличающеес  тем, что, (Л с целью расширени  класса решаемых задач, в каждый коммутирующий элес мент матриць устройства введены два мультиплексора, причем третьи информационные вход и выход коммутирующе . го элемента i-ft-строки и j-го столб ца матрицы подключены соответственно к четвертым информационным выходу а и входу коммутирующего элемента о и i-й строки и j-ro столбца матрицы, третьи информационные вход и выход isD ко№1утирукидего элемента i-й строки и 00. первого столбца матрицы соединены соответственно с четвертыми информационньши выходами и входом коммутирующего элемента i-й строки и N столбца матрицы, причем в каждом коммутирующем элементе матрицы адресный выход формировател  yпpaвл ющиk Сигналов соединен через регистр адреса с адресными входами первого - четвертого мультиплексоров, первый и вторые информационные входы третьего и четвертого мультиплексоров подклкг- :

Description

чены соответственно к первому и второму информационным входам коммутирующего элемента, вторые информационные входы первого и второго мультиплексоров и третий информационный вход четвертого мультиплексора соединены с третьим информационным входом комму тир уюп1е го элемента, третьи информационные входы первого, второго и третьего мультиплексоров соединены с четвертым информационным входом коммутирующего элемента группа.входов команд формировател  управл ющих сигналов соединена с третьим и четвертым информационными вх одами коммутирующего элемента, йыходы второго , третьего и четвертого мультиплексоров , гыход триггера разрешени , выход зан тости и соответствующие выходы группы выходов запрета формировател  управл ющих сигналов образуют соответственно второй,., третий и четвертый информационные выходы коммутирующего элемента, вход установки триггера, разрешени   вл етс  входом разрешени  коммутирующего элемента, причем формирователь управл ющих

сигналов содержит узел приоритета, коммутатор, регистр, узел посто нной пам ти, триггер зан тости и элемент Ш|И, при этом группы информационных входов коммутатора и узла приоритета соединены с группой входов команд формировател , группа выходов узла приоритета  вл етс  группой выходов запрета формировател  и соединена с группой адресных входов коммутатора, выход которого подключен через регистр к входу узла посто нной пам ти, первый и второй выходы которого  вл к)тс  соответственно выходом запроса и выходом завершени  цикла формировател , третий выход соединен с входом сброса триггера зан тости и первым входом элемента ИЛИ, второй вход которого  вл етс  входом разрешени  формировател , второй выход узла посто нной пам ти соединен с входом установки триггера зан тости, выход которого  вл етс  выходом зан тости формировател ,четвертый выход узла посто нной пам ти и выход элемента ИЛИ образуют адресный выход формировател .

Изобретение относитс  к вычислительной технике и может быть использовано дл  организации обмена информацией между различными внешними устройствами и процессорами, а также между процессорами многопроцессорной вычислительной системы.

Известно устройство дл  сопр жени , содержащее матрицу коммутирующи элементов, причем вторые входы и выходы соответствующего блока согласойани  интерфейсов первой группы и вторые вход и выход соответствующего блока согласовани  интерфейсов второй группы соединены соответственно с первыми выходами и входами и вторыми выходами и входами коммутирук цего элемента соотве.тствующей строки и столбца матрицы, управл ющие вход и выход которого подключены соответственно к соответствующим управл ющим выходу и входу и 3.

Недостаток этого устройства состоит в низкой производительности

вычислительного комплекса, так как в устройстве невозможна организаци  обмена информацией между процессорами по принципу каждый с каждым,, а также в низкой надежности, так как « случае выхода из стро  коммутирующих элементов св зь с соответствующими внешними устройствами становитс  невозможной, Наиболее близким к изобретению по технической сущности  вл етс  устройство дл  сопр жени , содержащее группу блоков приоритета, матрицу коммутирующих элементов и две группы блоков согласовани  интерфейсов , первые входы и выходы которых образуют соответственно первые и вто рые группы входов и выходов устройства , вторые и третьи входы и выходы i-ro блока согласовани  интерфейса первой группы (i 1, М) соединены соответственно с первыми информационными и первыми управл ющими выходами и входами коммутирующих эле ментов i-й строки матрицы, приоритет ные входы и управл ющие выходы которых подключены соответстванно к груп пам выходов и входов i-ro блока приоритета группы, вторые и третьи информационные входы и выходы коммутирующих элементов j-ro столбца матрицы (j 1, N) подключены соответственно к вторым и третьим вькодам и входам j-ro блока согласовани  интерфейсов второй группы, каждый коммутирующий элемент содержит две груп пы элементов И, формирователь управл ющих сигналов, триггер разрешени , триггер запроса, регистр адреса и схему сравнени , причем выходы элементов И первой группы и первые входы элементов И второй группы соответственно образуют первые информационные вьгход и вход ком1 утирующего элемента, первые входы элементов И первой группы и выходы элементов И второй группы образуют соответственно вторые информационные вход и вьтхо коммутирующего элемента, вторые входы элементов И первой и второй групп соединены с первым выходом формировател  управл ющих сигналов, первый и второй, входы которого соединены соответственно с выходом триггера запроса и управл ющим выходом коммутирующего элемента и с выходом триггера разрешени , а второй выход с входами ceSpoca триггера разрешени  и триггера запроса, входы установки которых соединены соответственно с приоритетным входом коммутирующего . элемента и выходом схемы сравнени , первый вход которой подключен к вы ходу регистра адреса, а второй вход к второму информационному входу коммутирующего элемента и третьему входу формировател  управл ющих сигнало четвертым входом соединенного с выходами элементов И второй группы Недостаток известного устройства состоит в ограниченном классе решаемых задач из-за невозможности обмен между процессорами. Цель изобретени - расширениеклас- са решаемых згщач. Поставленна  цель достигаетс  тем что в устройство, содержащее группу блоков приоритета и матрицу коммутирующих элементов, причем первые и вторые информационные входы и выходы коммутирующего элемента i-й строки и j-ro столбца матрицы (i - 1, М; j 1, N)  вл ютс  соответственно i-ми входом и выходом первой группы входов и выходов устройства и j-ми входом и выходом второй группы ВХОДО и выходов устройства, а вход разрешени  и выход запроса коммутирукадего элемента подключены соответственно к j-ым выходу и входу i-ro блока приоритета группы, причем каждый коммутирук ций элемент содержит формирователь управл ющих сигналов, регистр адреса, два мультиплексора, триггер разрешени  и триггер запроса, выход которого  вл етс  выходом запроса коммутиру ацего элемента,, выход первого мультиплексора и первый информационньй вход второго мультиплексора ЯВЛЯЮТС5} соответственно первыми информационными вьсходом и входом коммутирующего элемента, выход второго мультиплексора и первый информационный вход первого мультиплексора  вл ютс  соответственно вторыми информационными выходом и входом коммутируйщего элемента, входы сброса триггера разрещени  и триггера запроса соединены с- выходом завершени  цикла формировател  управл ющих сигналов выход запроса и вход разрешени  которого подключены соответственно к входу установки триггера звпр:оса и выходу триггера разрешени , второй информациолный вход коммутирук цего элемента соединен с соответс вующим входом группы входов команд формировател  управл кмцих сигналов, в каждый коммутирующий элемент матрищ 1 введены два мультиплексора, причем третьи информационные вход и выход коммутирующего элемента i-й строки и i-ro столбца матрицы подключены соответственно к четвертым информационным выходу и входу коммутирующего элемента i-й строки и (j-l)-ro столбца матрицы,, третьи информационные вход и выход коммутирующего элемента i-й строки и первого столбца матрицы соединены соответственно с четвертыми информа1Ц1онньми выходами и входом коммутирующего элемента 1-й строки и N столбца матрицы, причем в каждом коммутирующем элементе матрицы ад- ресный выход формировател  управл юцих сигналов соединен через регистр адреса с адресными входами первого четвертого мультиплексоров, первые и вторые информационные входы треть 511 его и четвертого мультиплексоров подключены соответственно к первому и второму информационным входам коммутирующего элемента, вторые информационные входы первого и второго мультиплексоров и третий информационный вход четвертого мультиплексоров соединены с третьим информационным входом коммутирукнцего элемента третьи информационные входы первого, второго и третьего мультиплексоров соединены с четвертым информациойным входом коммутирующего элементаj группа входов команд формировател  управл ющих сигналов соединена с третьим и четвертым информационными входами коммутирующего элемента, выходы второго, третьего и четвертого мультиплексоров, выход триггера раз рещени , выход зан тости и соответ ствующие выходы группы выходов эапрёта формировател  управл ющих сигналов образуют соответственно второй, третий и четвертый информационные выходы коммутирующего элемента, вход установки триггера разрешени   вл е с  входом разрешени  коммутирующего элемента, причем формирователь управ .п квчих сигналов коммутирзгющего элемента содержит узел-приоритета, коммута:тор, регистр, узел посто нной пам ти, триггер зан тости и элемент ИЛИ, при этом группы информационных входов коммутатора и узла Приоритета соединены с группой входив команд формировател , группа вы ходов узла приоритета  вл етс  груп пой выходов запрета формировател  и соединена с группой адресных входов коммутатора, выход.которого подключен через регистр к входу узла по сто нной пам ти, первый и второй вы ходы которого  вл йтс  соответствен но выходом запроса и выходом завершени  цикла формировател , третий выход соединен с входом сброса триггера зан тости и первым входом элемента ИДИ, второй вход которого  вл етс  входом разрешени  фегрмировател , второй выход узла посто нной пам ти соединен с входом .установки триггера зан тости, вьпйэд которого  вл етс  выходом зан тости формировател , четвертый выход узла посто нной пам ти и выход элемента ИЛИ образуют адресный выход формировател . На фиг. 1 представлена блок-схема предлагаемого устройства; на фиг. 2 и 3 - функциональные схемы коммутирующего элемента и формировател  управл ющих сигналов; на фиг.4 - блок-схема алгоритма функционировани  устройства; на фиг.5 функциональна  схема узла приоритета . Устройство содержит (фиг. 1) коммутирующие элементы 1 матрицы, группу 2 блоков 3 приоритета, шины 4 и 5 первых входа и выхода устройства, шины 6 и 7 вторых выхода и входа устройства, шины 8 и 9 первых выхо да и входа, шины 10 и 11 третьих входа и выхода, шины 12 и 13 четвертых выхода и входа, шины 14 и 15 вторых входа и выхода и шины 16 и 17 выхода запроса и входа разрешени  коммутирующего элемента 1. Коммутирующий элемент 1 содержит (фиг. 2) первый, второй, третий и четвертый мультиплексоры 18-21, формирователь 22 управл ющих сигналов, триггер 23 разрешени , триггер 24 запроса, шины 25 и 26 выходов завершени  цикла и запроса формировател  22, регистр 27 адреса, шина 28 адресного выхода, шины29-31 группы выходов запрета, шина 32 выхода зан тости, шина 33 входа разрешени  формировател  22. Формирователь 22 управл кмдих сигналов содержит (фиг. 3) узел 34 приоритета, коммутатор 35, регистр 36, узел 37 посто нной пам ти, триггер 38 зан тости и элемент ШШ 39. Узел 34 приоритета содержит (фиг. 5) триггеры 40-42 направлени  обмена, дешифраторы 43-45 номера коммутирующего элемента 1, элементы И 46 и 46 и элемент ИЛИ 48. Устройство работает следующим образом. Организаци  св зи между вычислительными машинами и внешними устройствами , вычислительными машинами между собой осуществл етс  путем настройки коммутирующих элементов 1 на различные варианты коммутации. Наличие св зей коммутирующего элемента 1 в строке с соседними- (слева и справа) коммутирукицими элементами 1 позвол ет при соответствующей настройке коммутирующих элементов 1 устанавливать св зь потоков информации между вычислительными машинами комплекса и между вычислительными машинами и внешними устройствами через цепочки коммутирующих элемен71 тов 1 строки в случае частичного отказа соответствующего ко11мутирующего элемента 1.. Дл  разрешени  конфликтных ситуаций , т.е. дл  того, чтобы в каждый момент времени в линии интерфейса с внешними устройствами (шины 4 и 5) в строке работал только один коммутирующий элемент 1 соответствующий блок 3 разрешает работу с внешними устройствами только одной вычислительной машине. Этот момент времени составл ет врем , необходимое на передачу байта информации или некоторого массива информации, т.е. обмен информацией между вычислительной машиной и внешним устройством производитс  в мультиплексном или в монопольном режиме. Рассмотрим процесс настройки коммутирующего элемента 1. После включени  устройства производитс  сброс в исходное состо ние всех его элементов . Настройка коммутирук цего (фиг. 4) элемента 1 осуществл етс  путем подачи команды настройки, котора  может прийти по шинам 10, 13 и 14. Команда настройки содержит два пол : первое поле содержит код адре са коммутирующего элемента 1, дешифрируе в 1й одним из дешифраторов 43-45, второе поле - управл ющий код настройки . В исходном состо нии триггеры 40-42 наход тс  в единичном состо нии и разрешают дешифрацию кода адреса коммутирующего элемента 1, поступак ц его по шинам 14, 13 и 10. Приоритетна  схема на элементах И 46 47 вьдел ет приоритетный запрос (наи высшим приоритетом обладает запрос на шине 14). Затем в зависимости от вьщеленного запросапо шинам 29-31 соответственно выдаютс  сигналы (единичный сигнал - вьщеленному запросу ) на шины 11, 12 и 15. При этом единичное состо ние сохран ет один из триггеров 40-42, который соответствует вьщеленному приоритетному запросу , остальные триггеры 40-42 уста навливаютс  ,в нулевое состо ние. Далее коммутатор 35 -по адресу на шинах 29-31 разр ешает прохождение с выделенного узлом 34 направлени  управл ющего кода настройки (второго пол  команды), которьй записываетс  в регистр 36 дл  считывани  из узла 37 соответствующего кода адреса передачи информации; при этом устанав3 ливзетс  в единичное состо ние триггер 38 зан тости и по шине 32 вьщаетс  сигнал зан тости в смежные коммутирующие элементы по шинам 11, 12 и 15. В зависимости от считанного из узла 37 пам ти кода адреса передачи информации возможны два режима. Первый режим - счита:нный код адреса передачи информации ориентирован на св зь с внешними устройствами. В этом случае по шине 26 устанавливаетс  в единичное состо ние триггер 24 запроса, сигнал с его выхода по шине 16 поступает в соответствующий блок 3. Блоки 3 приоритета предварительно централизованно настроены, т.е. устанавливаютс  приоритеты дл  каждого коммутирук це,го элемента 1 в строке. Блок 3 вслучае поступлени  в него нескольких запросов от коммутирующих элементов 1 данной строки дает разрешение на использование интерфейса с внешними устройствами старшему по приоритету и,устанавливает по шине 17 соответствующий триггер 23 разрешени  в единичное состо ние. Триггеры 23 и 24 остаютс  в единичном состо нии все врем  работы коммутирующего элемента 1. Единичный сигнал с выхода триггера 23, вьщаваемьй по пшнё 33, осуществл ет (через элемент ИЛИ 24) запись кода адреса передачи информации по шине 28 в регистр 27. Сигналы выхода регистра 27 поступают на адресные входы мультиплексоров , заверша  этап настройки на св зь с внешними устройствами заданного коммутирующего элемента 1. Единичные сигналы на шинах 32 и 33 с выходов триггера 38 и триггера 23  вл ютс  сигналами разрешени  к обмену дл  выбранного источника запроса и сигналами зан тости остальные источникам запросов. После окончани  обмена вычислитель;ной машиной посыпаетс  команда, осу|ществл юща  сброс триггеров 23, 24 и 38 и установку триггеров 40-42. Второй режим - считанный код адреса передачи информации не ориентирован на св зь с внешним устройством. В этом случае (фиг, 4) считанный из узла 37 код адреса передачи информации по шине 28 заноситс  в регистр 27 и коммутирук ций элемент 1 настроен на соответствующий вариант передачи информации. После окончани  обмена вычислительной машиной, осуществл кнцей настройку коммутирующего элемента, посылаетс  команда, осуществл юща  сброс триггера 39 коммутирующего элемента 1 и установку триггеров 40-42, Возможно подключение к одной вычислительной машине всех внешних устройств, в этом случае вычислитель на  машина направл ет адрес за адресом коммутирующих элементов, устанавлива  соответствующий маршрут дл  параллельной вьщачи информации во все внешние устройства или последова тельно подключа  внешние устройства в режиме обмена.

Фиг.1 Таким образом, предлагаемое устройство позвол ет организовать обмен информацией между вычислительными машинами по типу кажда  с каждой, кроме того, одновременно организовать обмен между вычислительными машинами и внешними устройствами и вычислительных машин между собой, организовать обмен между вычислительными машинами и внешними устройствами через другие коммутирующие элементы , существенно расшир ет класс решаемых задач, область его использоваваниА , повьш1ает надежность и производительность вычислительной сис-v темы.

29X31

t5

12

IDut.3

tycmotMim вое оЛиов coc/nofftue 8cn f tMfanof tfemffffucmfa

оыЛемтх ff/n t/frfem/fotff 3ff/rfleco vdvdavff evtfmnr mf/rrgfa/ttA

ffi№t Kofa ffcc/rVofffrv / /Mttvcmp J7

Wrtftiff из ifJM Яко offflfca

neoeaottu tmtpqaftouvv vs/eyna . j fffafjfii

«y

Hem

tSfHfefewy

13Offirmoc/nt/

Ла

Усаю/в}вме$е91муц1 mpiateflffK r ooar

Cffffocayifetfflffgl

J,f4,39

Фиг. 5

Claims (1)

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ МНОГОПРОЦЕССОРНОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ, содержащее группу блоков приоритета и матрицу коммутирующих элементов, причем первые и вторые информационные входы и выходы коммутирующего элемента i-й строки и j-го столбца матрицы (i = 1, М; j = 1, N) являются соответственно i-ми входом и выходом первой группы входов и выходов устройства и j-ми входом и выходом второй группы входов и выходов устройства, а вход разрешения и выход запроса коммутирующего элемента подключены соответственно к j-ым выходу и входу ί-го блока приоритета группы, причем каждый коммутирующий элемент матрицы содержит формирователь управляющих сигналов, регистр адреса, два мультиплексора, триггер разрешения и триггер запроса, выход которого является выходом запроса коммутирующего элемента, выход первого мультиплексора и первый информационный вход второго мультиплексора являются соответствен·* но первыми информационными выходом и входом коммутирующего элемента, выход второго мультиплексора и первый информационный вход первого мультиплексора являются соответственно вторыми информационными выходом и входом коммутирующего элемента, входы сброса триггера разрешения и триггера запроса соединены с выходом завершения цикла формирователя управляющих сигналов, выход запроса и вход разрешения которого подключены соответственно к входу установки триггера запроса и выходу триггера разрешения, второй информационный вход коммутирующего элемента соединен с соответствующим входом группы входов команд формирователя управляющих сигналов, отличающееся тем, что, с целью расширения класса решаемых задач, в каждый коммутирующий элемент матрицы устройства введены два мультиплексора, причем третьи информационные вход и выход коммутирующего элемента £-й-строки и j-ro столбца матрицы подключены соответственно к четвертым информационным выходу и входу коммутирующего элемента £-й строки и j-ro столбца матрицы, третьи информационные вход и выход коммутирующего элемента £-й строки и первого столбца матрицы соединены соответственно с четвертыми информационными выходами и входом коммутирующего элемента £-й строки и N столбца матрицы, причем в каждом коммутирующем элементе матрицы адресный выход формирователя управляющий Сигналов соединен через регистр адреса с адресными входами первого - четвертого мультиплексоров, первый и вторые информационные входы третьего и четвертого мультиплексоров подклю- ,

   SU.., 1160423 чены соответственно к первому и второму информационным входам коммутирующего элемента, вторые информационные входы первого и второго мультиплексоров и третий информационный вход четвертого мультиплексора соединены с третьим информационным входом коммутирующего элемента, третьи информационные входы первого, второго и третьего мультиплексоров соединены с четвертым информационным входом коммутирующего элемента группа.входов команд формирователя управляющих сигналов соединена с третьим и четвертым информационными входами коммутирующего элемента, Выходы второго, третьего и четвертого мультиплексоров, гыход триггера разрешения, выход занятости и соответствующие выходы группы выходов запрета формирователя управляющих сигналов образуют соответственно второй,. третий и четвертый информационные выходы коммутирующего элемента, вход установки триггера, разрешения является входом разрешения коммутирующего элемента, причем формирователь управляющих сигналов содержит узел приоритета, коммутатор, регистр, узел постоянной памяти, триггер занятости и элемент ИГ[И, при этом группы информационных входов коммутатора и узла приоритета соединены с группой входов команд формирователя, группа jвыходов узла приоритета является ;группой выходов запрета формирователя и соединена с группой адресных входов коммутатора, выход которого подключен через регистр к входу узла постоянной памяти, первый и второй выходы которого являются соответственно выходом запроса и выходом завершения цикла формирователя, третий выход соединен с входом сброса триггера занятости и первым входом элемента ИЛИ, второй вход которого является входом разрешения формирователя, второй выход узла постоянной памяти соединен с входом установки триггера занятости, выход которого является выходом занятости формирователя,четвертый выход узла постоянной памяти и выход элемента ИЛИ образуют адресный выход формирователя.