JP2796726B2

JP2796726B2 - データ処理装置

Info

Publication number: JP2796726B2
Application number: JP1067275A
Authority: JP
Inventors: 茂雄久保木; 則彦杉本; 俊司稲田; 和久稲田; 栄樹近藤; 宏行和田
Original assignee: Hitachi Engineering Co Ltd; Hitachi Ltd
Current assignee: Hitachi Engineering Co Ltd; Hitachi Ltd
Priority date: 1989-03-17
Filing date: 1989-03-17
Publication date: 1998-09-10
Anticipated expiration: 2013-09-10
Also published as: JPH02246445A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、データ端末装置、あるいはデータ端末装置
とデータ端末装置間のデータ通信路の媒体となる信号伝
送路を結ぶデータ通信用アダプタ等のデータ処理方法及
び装置に係り特にデータ誤り検出方法及び装置に関す
る。

〔従来の技術〕

従来の装置、たとえばローカル・エリア・ネットワー
ク（LAN）におけるトークン・リング（Token Ring）LAN
システムでは、通信プロトコル・エイ・エヌ・エス・ア
イ／アイ・イー・イー・イスタンダード802.5,アイ・
エス・オー／テーシー97/エスシー６エヌ,1987年２月12
日，第12頁（ANSI/IEEE Standard802.5,ISO/TC 97/SC6
N,1987−02−12,PP12）に記載のように、シリアルデー
タからなる送受信フレームにFCS（Frame Check Sequenc
e）フィールドを設け、該フィールドに32次のCRC（Cycl
ic Redundancy Code）コードを付加し、これをチェック
することにより誤り検出を行なうことが決められてい
る。

一方、大型計算機やマイクロプロセッサにおいては、
パラレルデータ処理部の誤り検出をパリティチェックに
より行なうようにされ、メモリや論理演算部などに実用
化されている。

これらについては、文献（「情報処理ハンドブック」
情報処理学会編,S60.1.30,オーム社,PP837）や文献
（「マイクロコンピュータハンドブック」渡邊，正田，
矢田著,S60.12.25,オーム社,PP666−669）に記載されて
いる。

〔発明が解決しようとする課題〕

しかし、上記従来技術にあっては、データ伝送のアダ
プタ装置内におけるデータ処理部の誤り検出に、一部抜
け落ちがあり、全体にわたる統一的な誤り検出の配慮が
なされていないことから、データの信頼性が低いという
問題があった。

具体的には、例えば伝送路から取り込んだシリアルデ
ータをパラレルデータに変換するP/S変換部、又は逆のS
/P変換部を介した前後のデータの誤り検出がなされてい
ないため、これらの変換処理に誤りが発生しても検出で
きず、全体としてデータの信頼性が落ちるという問題が
ある。

本発明の目的は、データ伝送等におけるデータの誤り
検出の抜け穴を簡単な構成の手法により除去することが
できるデータ誤り検出方法及び装置を提供することにあ
る。

〔課題を解決するための手段〕

本発明は、上記目的を達成するため、複数のデータ端
末装置間で、シリアル・パラレルデータの相互変換部を
含むデータ処理部を介してシリアルデータによるデータ
送受を行なうにあたり、前記シリアル・パラレルデータ
の相互変換部の少なくとも一方の変換部の入出力間のデ
ータについて、パリティによる誤り検出を行なうことを
特徴とする。

また、前記シリアル・パラレルデータの相互変換部の
変換に係るパラレルデータを蓄積する一時記憶手段を有
するものにあっては、該一時記憶手段を含めた入出力間
でデータの誤り検出を行なうことが望ましい。

また、前記データ処理部のデータ入出力端で、送受相
手のデータ端末装置と協働して入出力データのパリティ
による誤り検出を行なうことが望ましい。

本発明の装置は、シリアル・パラレルデータの相互変
換部とパラレルデータ処理部を有するデータ処理部を有
し、複数のデータ端末装置間でシリアルデータによるデ
ータ送受を行なうことを含んでなるデータ処理装置にお
いて、前記シリアル・パラレルデータの相互変換部の少
なくとも一方の変換部の入力データに基づいてパリティ
ビットの内容を生成するパリティ生成手段と、該パリテ
ィビットの内容に基づき当該変換部の出力データについ
てパリティによる誤り検出を行なうパリティチェック手
段と、を設けたことを特徴とする。

また、上記装置において、前記パラレルデータ処理部
は、前記シリアル・パラレルデータの変換に係るパラレ
ルデータを一旦蓄積する一時記憶手段を有してなり、前
記パリティ生成手段により生成されたパリティビットが
該一時記憶手段の入力データに付加され、前記パリティ
チェック手段による誤り検出が前記変換部と該一時記憶
手段を含めた出力データについて行なうことが望まし
い。

また、上記装置において、前記一時記憶手段に送信デ
ータと一緒に該送信データに基づいて生成された内容の
パリティビットが入力され、前記パリティチェック手段
は、該パリティビットと前記一時記憶手段の内容をシリ
アルデータに変換するパラレル・シリアル変換部の出力
シリアルデータとを照合して誤り検出することが望まし
い。

〔作用〕

このように構成することにより、従来行なわれていな
かったシリアル・パラレル変換部又はパラレル・シリア
ル変換部のデータ変換処理に係る誤りが検出される。

また、シリアル・パラレル変換部又はパラレル・シリ
アル変換部に係るパラレルデータの一時記憶手段を含
め、パラレルデータ処理部全体のデータ処理の誤り検出
がなされる。

また、データ処理部の入出力端と送信相手間のデータ
転送に係る誤り検出がなされるので、上記の作用と合わ
せ、データ伝送等における全パスにわたって、抜け穴の
ない誤り検出がなされ、データ伝送等の信頼性が向上す
る。

〔実施例〕

以下、本発明を実施例に基づいて説明する。

第１図に本発明が適用されてなるLAN用プロセッサLAN
PCの主要部ブロックを示す。本実施例はデータ伝送シス
テムにおけるデータ端末装置とデータ通信路の媒体とな
るデータ通信用アダプタであり、そのうちのローカル・
エリア・ネットワーク（LAN）におけるトークンリング
（Token Ring）LANプロセッサの例である。なお、本発
明はLANプロセッサに限られるものではなく、一般のデ
ータ処理装置に適用できることは言うまでもない。

第１図に示された部分はLANプロセッサの一部であ
り、まず、概要について説明する。図示のように、コア
プロセッサ（CPC）１、シリアル制御部（SC）２、送信
用メモリ（TxFIFO）3,受信用メモリ（RxFIFO）４の他
に、図示していないが、内部レジスタとして作用するメ
モリRAM、コントロール及びステータスのレジスタ群RE
G、バス制御部DMA、タイミング発生回路TGを含んで構成
されている。また、コアプロセッサ（CPC）１はコント
ローラ、マイクロプログラムROM及びアドレス制御部か
ら構成されている。

コアプロセッサCPC1は、マイクロプログラム制御方式
のもとに、外部回路を制御するとともに、８ビットの内
部バスRBUS,SBUSを介して種々の機能ブロックとデータ
の伝送を行う。

前記シリアル制御部SC2は、受信データRDと受信クロ
ックRCを外部端子を介して通信回線より受け取り、送信
データTDを外部端子から通信回線上に送出する。

送信要求があれば、MAC（Medium Access Control）フ
レームの場合、コアプロセッサCPC1から内部バスRBUSを
介して送信用メモリTxFIFO3へ伝送され（DMA転送）、LL
C（Logical Link Control）フレームの場合は、前述し
た図示していないバス制御部DMAの制御のもとに、シス
テムバスSBを介して図示していないシステムメモリRAM
から送信用メモリTxFIFO3へDMA（直接メモリアクセス）
転送される。しかる後にシリアル制御部SC2において、
パラレル／シリアル変換、FCS（Frame Check Sequenc
e）生成、デリミタ生成などの制御、加工を受け、送信
データTDとして送出される。

受信フレームは、シリアル制御部SCを経由して一旦受
信用メモリRxFIFO4へロードされ、MACフレームの場合は
内部バスSBUSを介してコアプロセッサCPC1へ伝送され、
LLCフレームの場合は16ビットの内部バスHBIO、システ
ムバスSBを介して、図示していないシステムメモリRAM
へDMA転送される。このような送信、受信動作はシステ
ムバスSBを介して、端末装置としてのホストプロセッサ
HPCの要求によって行われる。

ここで、第１図により、本実施例の特徴部について説
明する。

送信系は、テンポラリレジスタ（REG）11、送信（T
x）FIFO3、パラレル・シリアル（P/S）変換部12、パリ
ティチェック回路13、さらにSC2を形成するFCS生成回路
14、ビット書替回路15、変調部16からなる。

一方、受信系は、復調部21、FCSチェック回路22、シ
リアル・パラレル（S/P）変換部23、パリティ生成回路2
4、受信RAM25、受信（Rx）FIFO4からなる。

送信系のテンポラリレジスタ11はマルチプレクサMPX1
とMPX2を介して内部バスRBUS,HBOに接続され、16ビット
の内部バスHBOは入出力バッファ26を介してシステムバ
スSBに接続されている。一方、受信系の受信RAM25は内
部バスSBUSを介してCPU1に接続されている。また、受信
FIFO4は16ビットの内部バスHBIと入出力バッファ26を介
してシステムバスSBに接続されている。

また、CPC1の送信データのパリティビットを生成する
パリティ生成回路17が内部バスRBUSに接続して設けら
れ、これにより生成されたパリティビットはマルチプレ
クサMPX2を介して、テンポラリ・レジスタ11のパリティ
ビットエリアに格納されるようになっている。このパリ
ティビットの内容は送信FIFO3、P/S変換部12に順次転送
された後、パリティチェック回路13に取り込まれるよう
になっている。なお、MPX2の他方の入力には、ホストプ
ロセッサHPC5から入出力バッファ27を介して入力される
送信データのパリティビットが入力されている。このパ
リティビットは16ビットをハイバイトＨとローバイトＬ
に分け、それぞれパリティビットPH,PLが生成されて入
力される。システムバスSBを介して入力される送信デー
タのパリティチエックは、入力端に設けられたパリティ
チェック回路28によりなされる。

一方、パリティ生成回路24で生成されたパリティビッ
トの内容は受信RAM25と受信FIFO4の該当エリアに受信デ
ータとともに格納される。受信RAM25に格納された受信
データのパリティチェックは、CPC1により読み出される
タイミングに合わせて、内部バスSBUSに接続されたパリ
ティチェック回路29によりなされるようになっている。
受信FIFO4に格納された受信データのパリティチェック
は、内部バスHBOを介してシステムバスSBに出力される
タイミングに合わせて、入出力バッファ26を介して転送
する受信データをパリティチェック回路28が取り込んで
行なうようになっている。また、転送する受信データの
パリティビットは出力端に設けられたパリティ生成回路
30により生成され、入出力バッファ27を介してホストプ
ロセッサ５等に出力される。

このように構成されることから、本実施例によれば、
次に述べるように、送信データ、受信データの全パスに
亘って処理等に係る誤り検出がなされる。

すなわち、システムバスSBを介して送られてくる送信
データと、入力端子PH,PLから入力されるパリティビッ
トは、マルチプレクサMPX1,2、テンポラリレジスタ11、
送信FIFO3、およびP/S変換部12を通過した後、パリティ
チェック回路13でチェックされる。さらに、P/S変換部1
2により変換されたシリアル送信データは、FCS生成回路
14により、その情報フィールドＦにFCSコードが付加さ
れ、送信データTDとして通信回線に送出される。これに
より、その送信データを受けた他の受信端末に係るシリ
アル制御部SCでは、そのFCSにより受信フレーム・デー
タの誤り検出を行なうことができる。したがって、全送
信パスの誤り検出が可能になり、データ送信の信頼度が
向上する。

また、マルチプレクサMPX1,2を切替えることにより、
コアプロセッサCPC1から送出する送信フレームデータと
パリティ生成回路17から出力されるパリティビットを送
信系にのせることにより、MACフレームの送信パリティ
チェックも可能になる。さらに、ホストバスHBI上の送
信データ（LLCフレーム）は、パリティチェック回路28
でチェックされる。したがって、本実施例によれば、LL
Cフレーム、MACフレームの両方の送信パリティチェック
を行なうことができ、またこれらは送信先の局でFCSチ
ェックによる誤り検出を行なうことができ、データ送信
の信頼性が向上される。しかも、各パリティチエック回
路の検出範囲が全てのデータ処理手段をカバーするよう
に設けられているだけでなく、主要部ごとに区分して設
けられていることから、送信データのパリティエラーが
どの範囲で発生したかを特定して検出することが可能と
なり、適確な措置を講ずることができる。

一方、受信データRDは、まず、FCSチェック回路22で
誤り検出される。このFCSによりチェック方法は周知で
あるから説明を省略する（例えば、宮崎誠一著「マイク
ロコンピュータ・データ伝送の基礎と実際」CQ出版
（株）、昭和60年６月10日第３版、P96〜P98参照）。

FCSチェックを受けた受信データは、S/P変換部23の入
力側で、パリティ生成回路24によりパリティビットの内
容が生成される。そして、S/P変換部23の出力と上記パ
リティビットは一緒に、受信FIFO4と受信RAM25に格納さ
れる。そして、それらの出力はパラレルデータ処理部の
出口にあたるシステムバスSBの入口とCPC1の入口で、パ
リティチェック回路28と29によりそれぞれパリティチェ
ックによる誤り検出がなされる。また、システムバスSB
に出力される受信データについては、パリティ生成回路
30によりパリティビットが再び生成され、端子PH,PLか
ら出力される。

上述したように、本実施例によれば、受信系について
も、全パスにわたって、またLLCフレームデータとMACフ
レームデータの両方について、誤り検出を行なっている
ことから、受信データの信頼性が向上する。しかも、送
信の場合と同様に、パリティチェック回路の検出範囲が
主要部ごとに区分して設けられていることから、パリテ
ィエラーがどの範囲で発生したかを容易に特定でき、措
置を適確にできる。

また、上記実施例では、パリティビットを送・受信デ
ータと一緒に、FIFO3,4およびRAM25を通過させるように
していることから、パリティビットもデータと同じノイ
ズ環境下におかれることになり、信頼性が向上する。

なお、第１図実施例では、内部バスRBUS,SBUSを８ビ
ット構成とし、ホストバスHBI,HBOを16ビット構成とし
て説明したが、これらにパリティビットの１ビット分を
付加して、それぞれ９ビットと17ビット構成とすれば、
FIFO3,4の出入口におけるパリティビットの制御が簡単
になる。例えば、送信FIFO3の入側のマルチプレクサMPX
1と２を１つにでき、FIFO3と合わせて９ビット／ワード
構成とすることにより、一体化（セル化）が可能にな
る。また、FIFO3の出力タイミングとパリティビットの
出力タイミングを合わせるのが容易となり、P/S変換部1
2へのラッチが容易にできる。

第２図〜第４図を用いて、送信系のパリティチェック
回路13関係の具体的な実施例を説明する。

第２図は、シリアルデータ制御部SCとパラレルデータ
処理部の送信インタフェース領域の一実施例を示したも
のである。図中の符号は第１図と対応させている。なお
符号31はラッチ回路である。

本実施例では、パリティモード（EVEN、ODDパリテ
ィ）を信号PRTMDの極性により設定できるようにしてい
る。また、PSDATはシリアルデータ信号、PRTFLDはパリ
ティチェックのフィールドを示すタイミング信号であ
る。パリティチェックの結果、エラーと判定するとPRTE
RR信号がアクティブになり、CPC1またはホストプロセッ
サHPC5に割込みなどにより知らせるようになっている。
これにより、CPC1またはHPC5はどの範囲でパリティエラ
ーがあったかを診断することができる。

第４図は第３図の論理ブロック詳細図であり、FCS生
成回路14については図示を省略している。同図に示すよ
うに、ラッチ回路31は、マスタ・スレーブ型のフリップ
フロップ（次後、FFと略す）からなる。パリティチェッ
ク回路31は、セット、リセット付Ｄタイプラッチ41、通
常のＤタイプラッチ42、排他的OR（XOR）ゲート43,44、
ANDゲート45,46,47から構成される。P/S変換部12は、ロ
ード端子（LD）付シフトレジスタであり、バイナリシリ
アルデータの送信タイミングであるマスタスレーブ・ク
ロックTBiTCKMとTBiTCKSで駆動される。ラッチ回路31
は、TxFiFO出力のパリティビットJTPTYをシリアルデー
タの例えば８ビット送信間隔でリードして、パリティ信
号TxPRTとしてパリティチェック回路13に転送する。一
方、パリティチェック回路13は、TxFiFO出力データをP/
S変換部12にセットするタイミングの信号TFiFRDで初期
化される。初期値はパリティモード信号PRTMDにしたが
って下記のように設定される。

PRTMD＝１（EVENパリティ）→初期値０ PRTMD＝０（ODDパリティ） →初期値１以降８ビット毎にパリティチェックし、チェック結果
（ANDゲート37の出力）が“1"のときがパリティエラー
である。

第５図に動作のタイムチャートを示す。送信起動Txが
かかると（Tx＝‘1'、Txは第４図には図示せず）、この
タイミングを基準としてバイナリビット（TBiTCKM）に
同期したタイミングTBiTCM、及びフィールドタイミング
FLDCM（８ビット毎）が抽出される。信号TBiTC2やTFiFR
Dなどは、上記タイミングを基にして生成される。パリ
ティビットPRT_nは、ラッチ41と42からなる２段の循環型
ラッチで生成され、論理式は次式で表わされる。

PRT_n＝PRT_n-1＋TPSDAT,（ｎ≧１）（PRT₀＝初期値） PRT_nは転送されてきたパリティビットTxPRTとXORゲー
ト44によって比較され、不一致の場合はパリティエラー
信号PRTERRがアサートされる。

論理ブロック図から明らかなように、信号PRTERRは、
信号TPRFLDがアサートされていて、すなわちFC〜INFOフ
ィールドのデータがTPSDATとして出力中で、かつ、TBiT
C−２＝“1"のタイミングのときにアサートされる。

このように、第４図実施例では、比較的論理規模を小
さくすることができる。特に、循環型ラッチ41と42にダ
イナミック型を使えるので一層の小型化をはかれる。

また、割込み信号発生用レジスタと、エラー要因レジ
スタを設け、上記パリティエラー信号PRTERRを上記レジ
スタに格納するようにし、CPC1が割込み信号アサートに
よりエラー発生を検知すると同時に、エラー要因レジス
タを読み出して、パリティエラーの発生要因を検知する
ことが可能になる。

第５図〜第７図を用いて、受信インタフェース関係の
具体的な一実施例を説明する。図中の符号は第１図に対
応する。受信データRxDATは復調器21により復調され、
シリアルデータRxBINとしてS/P変換器23に入力される。
パリティ生成回路24は、パリティモード設定信号PRTMD
（第２図において説明したと同じ）と、第７ビット目タ
イミング信号RBiTCS−７と、スタート・デリミタSDフィ
ールドの検出信号RxCRESとを入力として、アッパーバイ
トとローバイト用パリティビットRxPUとRxPLを生成し、
RxFiFO4または受信RAM25へ出力する。

第６図に第５図の具体的な論理ブロック図を、第７図
にその動作タイムチャートをそれぞれ示す。本実施例の
S/P変換部23は、ロード端子付シフトレジスタで構成さ
れ、パリティ生成回路24は、セット、リセット付Ｄタイ
プラッチ51、通常のＤタイプラッチ53,54、XORゲート5
2、ORゲート56、ANDゲート55から構成されている。な
お、復調回路21の構成の一部として、受信バイナリデー
タRXICを受信バイナリ・マスタクロックPBiTCKMのタイ
ミングでラッチするＤタイプラッチ50が示されている。
第７図のタイムチャートにおいて、RXCは受信クロック
であり、ディファレンシヤル・マンチェスタ・コード
（DMC）化された受信データは、上記クロックに同期し
ている。受信バイナリ・マスタスレーブ・クロックRBiT
CKM、RBiTCKSは、受信クロックRXC信号から生成され
る。スターティング・デリミタSDが検出されると（RxCR
ES−１アサート）、S/P変換部23のパラレル出力RxBiN−
０〜15は、同図に示すように、受信フレーム・データの
先頭から順次シフトされて出力される。信号PRTRSTに示
すように、ラッチ51を上記SD検出タイミングで、以後は
８ビット毎にリセット（初期設定）し、“1"ビット毎に
XOR論理をとることによりパリティデータを生成する。

パリティ生成は、下記のパリティモードに従う。

PRTMD＝0:ODDモード PRTMD＝0:EVENモードパリティ初期化時のラッチ41の値は、ODDモードのと
き‘1'、EVENモードのとき‘0'である。データとパリテ
ィビットの対応は、下記の通りである。

RxBIN−15〜8:PxPU RxBIN−７〜0:PxPL 第７図のタイムチャートに示すように、アッパーバイ
トのパリティRxPUは図示Ａのタイミングでラッチされ、
S/P変換回路23からRxFiFO4へのデータをロードするタイ
ミング信号RPDLDがアサートされるタイミングで、ロー
バイトのパリティRxPLと一緒にRxFiFO4へ転送される。

上述したように第３図，第６図の実施例ではいずれも
パリティモードを指定できるという利点を有する。ま
た、循環型ラッチ回路51と53により論理規模を小さくで
き、さらにこのラッチ回路にダイナミック型回路を使え
ばより一層小型化をはかれる。

〔発明の名称〕

以上説明したように、本発明によれば、送受信データ
の全パスにおける誤り検出ができるので、データ送受処
理の信頼性の向上が達成できる。

また、データ処理装置のデータの出入口でパリティ生
成（再生成を含む）及びパリティチェック（再チェック
を含む）を行なうので、パリティエラーが当該装置内か
外かの区別ができ、当該装置によって適確な診断処理を
下すことができる。

さらに、該装置（CPC1）内で生成、解釈する送信、受
信データのパリティ処理回路を具備しているので、上記
データの信頼性向上がはかれる。

また、P/SとS/P変換部、及びその周辺部のパリティチ
ェック回路と生成回路を循環ラッチ回路で構成でき、ダ
イナミック型回路の使用が可能であるので、ゲート規模
を小さくできる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック構成図、第２図と
第３図は第１図実施例のパリティチェック回路に係る詳
細構成図、第４図は第３図の動作を説明するタイムチャ
ート、第５図と第６図は第１図実施例のパリティ生成回
路に係る詳細構成図、第７図は第６図の動作を説明する
タイムチャートである。１……コアプロセッサ、２……シリアル制御部、３……送信FIFO、４……受信FIFO、５……ホストプロセッサ、 11……テンポラリレジスタ、 12……パラレル・シリアル変換部、 13……パリティチェック回路、 17……パリティ生成回路、 23……シリアル・パラレル変換回路、 24……パリティ生成回路、25……受信RAM、 26,27……入出力バッファ、 28,29……パリティチェック回路、 30……パリティ生成回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者稲田俊司茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (72)発明者稲田和久茨城県日立市幸町３丁目２番１号日立エンジニアリング株式会社内 (72)発明者近藤栄樹茨城県日立市幸町３丁目２番１号日立エンジニアリング株式会社内 (72)発明者和田宏行神奈川県秦野市堀山下１番地株式会社日立製作所神奈川工場内 (56)参考文献特開昭64−89731（ＪＰ，Ａ) 特開昭64−50199（ＪＰ，Ａ) 特開昭63−263949（ＪＰ，Ａ) 特開昭63−131740（ＪＰ，Ａ) 特開昭63−14543（ＪＰ，Ａ) 特開昭62−14544（ＪＰ，Ａ) 特開昭56−17000（ＪＰ，Ａ) 実開昭64−42641（ＪＰ，Ｕ) 実開昭62−141240（ＪＰ，Ｕ) トランジスタ技術 1984年６月号（第21巻・第６号・通巻237号）直列データのパリティ計数回路，並列データのパリティ・チェックＰＰ．449−451 (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 12/42 - 12/437 H04L 1/00 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims

(57)【特許請求の範囲】

【請求項１】パラレルデータの送信データをシリアルデ
ータに変換する送信用のパラレル・シリアル変換部と、
パラレルデータ処理部と、データ端末装置とを有し、該
データ端末装置と他のデータ端末装置との間でシリアル
データによるデータ送受を行うことを含んでなるデータ
処理装置において、前記パラレル・シリアル変換部に入力される入力データ
に基づいてパリティビットの内容を生成するパリティ生
成手段と、該パリティビットの内容に基き前記パラレル
・シリアル変換部から出力される出力データについて、
該出力データが前記他の端末装置に出力される前に、パ
リティによる誤り検出を行うパリティチェック手段とを
設けたことを特徴とするデータ処理装置。
【請求項２】シリアルデータの受信データをパラレルデ
ータに変換する受信用のシリアル・パラレル変換部と、
パラレルデータ処理部と、データ端末装置とを有し、該
データ端末装置と他のデータ端末装置との間でシリアル
データによるデータ送受を行うことを含んでなるデータ
処理装置において、前記他のデータ端末装置から受信され、前記シリアル・
パラレル変換部に入力される入力データに基きパリティ
ビットの内容を生成するパリティ生成手段と、該パリテ
ィビットの内容に基づいて前記シリアル・パラレル変換
部から出力される出力データについて、パリティによる
誤り検出を行うパリティチェック手段とを設けたことを
特徴とするデータ処理装置。
【請求項３】前記パラレルデータ処理部は、前記入力デ
ータに係るパラレルデータを一旦蓄積する一時記憶手段
を有し、前記パリティ生成手段により生成されたパリテ
ィビットが該一時記憶手段の入力データに付加され、前
記パリティチェック手段による誤り検出が前記パラレル
・シリアル変換部と該一時記憶手段を含めた出力データ
について行うことを特徴とする請求項１に記載のデータ
処理装置。
【請求項４】前記パラレルデータ処理部は、前記出力デ
ータに係るパラレルデータを一旦蓄積する一時記憶手段
を有し、前記パリティ生成手段により生成されたパリテ
ィビットが該一時記憶手段の入力データに付加され、前
記パリティチェック手段による誤り検出が前記シリアル
・パラレル変換部と該一時記憶手段を含めた出力データ
について行うことを特徴とする請求項２に記載のデータ
処理装置。
【請求項５】前記一時記憶手段に、前記入力データと一
緒に該入力データに基づいて生成されたパリティビット
が入力され、前記パリティチェック手段は、前記一時記
憶手段の内容をシリアルデータに変換する前記パラレル
・シリアル変換部の前記出力データと前記パリティビッ
トとを照合して誤りを検出することを特徴とする請求項
３に記載のデータ処理装置。
【請求項６】プロセッサが内蔵され、該プロセッサと前
記データ端末装置からの入力データを択一的に外部に送
信可能に形成され、該２つの入力データはパリティビッ
トとともに切替手段を介して前記一時記憶手段に書込ま
れるものとしたことを特徴とする請求項５に記載のデー
タ処理装置。
【請求項７】前記パリティ生成手段は、生成したパリテ
ィビットを前記シリアル・パラレル変換部の出力データ
と一緒に、前記一時記憶手段に入力するものとし、前記
パリティチェック手段は、該一時記憶手段から出力され
る出力データを、一緒に出力されるパリティビットの内
容に基づいて誤り検出を行うことを特徴とする請求項４
に記載のデータ処理装置。
【請求項８】前記パリティチェック手段は、前記一時記
憶手段から出力されるパラレルデータを、当該パラレル
データ処理部のバス出力端で取り込んで誤り検出を行う
ことを特徴とする請求項７に記載のデータ処理装置。
【請求項９】プロセッサが内蔵されてなり、該プロセッ
サにより解釈、処理される前記変換されたパラレルデー
タが前記パリティビットとともに内部RAMに格納される
ものとし、前記パリティチェック手段は前記プロセッサ
が当該RAMの内容を読出す際に、パリティチェックを行
うことを特徴とする請求項８に記載のデータ処理装置。
【請求項１０】前記パリティチェック手段とパリティ生
成手段が、ダイナミック型ラッチ回路を含む回路により
送信データのパリティ生成を行う構成とされたことを特
徴とする請求項1,3,5のいずれかに記載のデータ処理装
置。
【請求項１１】前記パリティチェック手段とパリティ生
成手段が、ダイナミック型ラッチ回路を含む回路により
受信データのパリティ生成を行う構成とされたことを特
徴とする請求項2,4,7のいずれかに記載のデータ処理装
置。