KR920005511A - 프레임 검출 회로 - Google Patents

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KR920005511A
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이규석
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정용문
삼성전자 주식회사
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H—ELECTRICITY
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    • H04L27/00—Modulated-carrier systems
    • H04L27/0014—Carrier regulation
    • H04L2027/0083—Signalling arrangements
    • H04L2027/0085—Signalling arrangements with no special signals for synchronisation

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Time-Division Multiplex Systems (AREA)

Abstract

내용 없음

Description

프레임 검출 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 블럭도.

Claims (1)

  1. 전송장비에 있어서, 제1클럭(CLK1)에 동기되어 데이타(D1)를 시리얼로 입력하여 소정 제어신호의 상태에 따라 병렬로 n비트데이타로 출력하는 직/병렬변환부(10)와, 상기 직/병렬변환부(10)로 부터 출력되는 n비트데이타를 m비트로 변환하여 정확한 프레임 검출여부를 확인하고 정확한 프레임이 아닐시 에러신호(es)를 발생하는 로직 변환부(20)와, 상기 에러신호(es)를 소정시간동안 카운트하여 일정 갯수 이상 일시 프레임로스 알람신호(FLA)를 발생하는 에러카운터(50)와, 상기 프레임 로스 알람신호(FLA)의 발생 여부에 따라 상기 제1클럭(CLK1)을 n분주 혹은 (n-1)분주하여 상기 직/병렬변환부(10)의 병렬 데이타 출력을 제어하는 제1분주기(41)와, 상기 로직변환부(20)의 m비트 출력을 병렬 입력하여 제3클럭(CLK3)에 동기되어 직렬 출력(D0)하는 병/직렬 변환부(30)와, 상기 제3클럭(CLK3)을 m분주하여 상기 병/직렬 변환부(30)의 데이타 입력을 제어하는 제2분주기(60)로 구성됨을 특징으로 하는 mBnB코딩의 프레임 검출 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900012812A 1990-08-20 1990-08-20 디지탈 전송장치의 프레임 검출회로 KR930008947B1 (ko)

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KR100328765B1 (ko) * 1999-10-09 2002-03-15 서평원 이포급 광장비에서의 핵심경보 검출 장치

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