JPH07112159B2 - ｎＢ１Ｐパリテイ計数回路 - Google Patents
ｎＢ１Ｐパリテイ計数回路Info
- Publication number
- JPH07112159B2 JPH07112159B2 JP61014160A JP1416086A JPH07112159B2 JP H07112159 B2 JPH07112159 B2 JP H07112159B2 JP 61014160 A JP61014160 A JP 61014160A JP 1416086 A JP1416086 A JP 1416086A JP H07112159 B2 JPH07112159 B2 JP H07112159B2
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- JP
- Japan
- Prior art keywords
- parity
- bit
- data
- nb1p
- input data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はnBIP伝送符号を構成するためのパリティ計数回
路に関し、特に高速ディジタル伝送方式に使用する多重
変換装置においてnBIP伝送符号（ｎは多重数×整数）を
構成できるようにしたパリティ計数回路に関する。
路に関し、特に高速ディジタル伝送方式に使用する多重
変換装置においてnBIP伝送符号（ｎは多重数×整数）を
構成できるようにしたパリティ計数回路に関する。
ディジタル伝送方式の伝送符号として、nBIP伝送符号と
呼ばれるものがある。nBIP伝送符号の１ワードはｎビッ
トのデータビットと１ビットのパリティビットで構成さ
れる。従来、nBIPパリティ計数回路は入力信号のｎビッ
トのデータビットに含まれる“1"レベルのビット数を第
１ビットから第ｎビットまで順番に数えて、パリティビ
ットの符号を求めていた。
呼ばれるものがある。nBIP伝送符号の１ワードはｎビッ
トのデータビットと１ビットのパリティビットで構成さ
れる。従来、nBIPパリティ計数回路は入力信号のｎビッ
トのデータビットに含まれる“1"レベルのビット数を第
１ビットから第ｎビットまで順番に数えて、パリティビ
ットの符号を求めていた。
上述した従来のパリティ計数回路は、入力信号の速度で
動作するパリティ計数回路を用いなければならない。こ
のため、入力信号が高速の場合、パリティ計数回路は高
速でパリティ計数しなければならず、動作上の制約を受
ける。
動作するパリティ計数回路を用いなければならない。こ
のため、入力信号が高速の場合、パリティ計数回路は高
速でパリティ計数しなければならず、動作上の制約を受
ける。
本発明によれば、ｎビット（ｎ＝ｌ×m m,lは整数）の
データ列と１ビットのパリティビット挿入タイムスロッ
トから成るnB1Pデータのデータ列を入力データとし、そ
の入力データの各ｎビットデータ列のパリティ計数を行
うnB1Pパリティ計数回路において、入力データを1/l倍
の速度のｌ系列のデータに分割する手段と、分割された
各系列のデータから連続するｌビットの前記入力データ
のパリティを検出する手段と、検出されたパリティから
さらにｍ個のパリティを計数し、各系列ごとにパリティ
計数データを出力するｍ個のパリティ計数手段とを含む
nB1Pパリティ計数回路が得られる。
データ列と１ビットのパリティビット挿入タイムスロッ
トから成るnB1Pデータのデータ列を入力データとし、そ
の入力データの各ｎビットデータ列のパリティ計数を行
うnB1Pパリティ計数回路において、入力データを1/l倍
の速度のｌ系列のデータに分割する手段と、分割された
各系列のデータから連続するｌビットの前記入力データ
のパリティを検出する手段と、検出されたパリティから
さらにｍ個のパリティを計数し、各系列ごとにパリティ
計数データを出力するｍ個のパリティ計数手段とを含む
nB1Pパリティ計数回路が得られる。
次に本発明の実施例を図面を参照して詳細に説明する。
第１図は本発明の実施例を示すブロック図で、4B1Pデー
タ列を２系列に分けてパリティ計数する２系列処理の4B
1Pパリティ計数回路を示す。
タ列を２系列に分けてパリティ計数する２系列処理の4B
1Pパリティ計数回路を示す。
図において、4BIPパリティ計数回路は、シリアル入力デ
ータａをクロック信号に従ってパラレルデータに変換す
るシリアル／パラレル（S/P）変換回路10と、１ビット
遅延回路20と、パリティ検出ゲート30と、2BIPパリティ
計数回路401,402とを含む。
ータａをクロック信号に従ってパラレルデータに変換す
るシリアル／パラレル（S/P）変換回路10と、１ビット
遅延回路20と、パリティ検出ゲート30と、2BIPパリティ
計数回路401,402とを含む。
入力データａは第２図に示すように、４ビットのデータ
an,an+1,an+2,an+8（ｎ＝1,2,3…）と１ビットのパリテ
ィビット挿入タイスロットq1,q2,q3…から成る4B1Pデー
タ列から成り、パリティビット挿入タイムスロットには
まだパリティビットは挿入されていない。
an,an+1,an+2,an+8（ｎ＝1,2,3…）と１ビットのパリテ
ィビット挿入タイスロットq1,q2,q3…から成る4B1Pデー
タ列から成り、パリティビット挿入タイムスロットには
まだパリティビットは挿入されていない。
S/P変換回路10は、4B1Pデータ列から成る入力データａ
を１ビットずつ遅延するフリップフロップ11,12と、1/2
分周回路２と、フリップフロップ11,12の出力のデータ
長を入力データ長の２倍にして出力するフリップフロッ
プ31,32とを有し、入力データａを２系列に分割した出
力信号b,cを発生し、かつその速度を入力データａの1/2
とする。
を１ビットずつ遅延するフリップフロップ11,12と、1/2
分周回路２と、フリップフロップ11,12の出力のデータ
長を入力データ長の２倍にして出力するフリップフロッ
プ31,32とを有し、入力データａを２系列に分割した出
力信号b,cを発生し、かつその速度を入力データａの1/2
とする。
信号ｃは１ビット遅延回路20で１ビット遅延され、その
遅延信号ｃ′と信号b,cはパリティ検出ゲート30を介し
て出力信号d,eとなる。パリティ検出ゲート30は信号b,c
と信号b,c′のパリティ検出を行う排他的論理和ゲート3
01と302から成り、第２図に示すように出力信号ｄとし
て、入力データａの順次２ビットの符号（a1,a2），（a
3,a4），（q1,a5）……のパリティ符号ｄ（a1,a2）,d
（a3,a4）,d（q1,a5），……を、また出力信号ｅとし
て、入力データａのパリティ符号ｅ（a2,a3）,e（a4,q
1）,e（a5,a6），……をそれぞれ発生する。2B1Pパリテ
ィ計数回路401はｄ（a1,a2）およびｄ（a3,a4）からデ
ータビットa1,a2,a3,a4のパリティビットP1を、ｄ（a9,
a10）,d（a11,a12）からデータビットa9,a10,a11,a12の
パリティビットP3を求める。また2B1Pパリティ計数回路
402はｅ（a5,a6）,e（a7,a8）からデータビットa5,a6,a
7,a8のパリティビットP2を、またｅ（a13,a14）,e（a1
5,a16）からデータビットa13,a14,a15,a16のパリティビ
ットP4を求める。以後同様なタイミングでパリティビッ
トを求めることにより、信号ｆは入力データａの奇数番
目のワードのパリティP1,P3となり、信号ｇは入力デー
タａの偶数番目のワードのパリティP2,P4…となる。こ
のパリティビットP1,P2…を信号b,c′のデータ列のq1,q
2,…にそれぞれ置き換えれば、２系列に分けたときの4B
1P符号が形成される。
遅延信号ｃ′と信号b,cはパリティ検出ゲート30を介し
て出力信号d,eとなる。パリティ検出ゲート30は信号b,c
と信号b,c′のパリティ検出を行う排他的論理和ゲート3
01と302から成り、第２図に示すように出力信号ｄとし
て、入力データａの順次２ビットの符号（a1,a2），（a
3,a4），（q1,a5）……のパリティ符号ｄ（a1,a2）,d
（a3,a4）,d（q1,a5），……を、また出力信号ｅとし
て、入力データａのパリティ符号ｅ（a2,a3）,e（a4,q
1）,e（a5,a6），……をそれぞれ発生する。2B1Pパリテ
ィ計数回路401はｄ（a1,a2）およびｄ（a3,a4）からデ
ータビットa1,a2,a3,a4のパリティビットP1を、ｄ（a9,
a10）,d（a11,a12）からデータビットa9,a10,a11,a12の
パリティビットP3を求める。また2B1Pパリティ計数回路
402はｅ（a5,a6）,e（a7,a8）からデータビットa5,a6,a
7,a8のパリティビットP2を、またｅ（a13,a14）,e（a1
5,a16）からデータビットa13,a14,a15,a16のパリティビ
ットP4を求める。以後同様なタイミングでパリティビッ
トを求めることにより、信号ｆは入力データａの奇数番
目のワードのパリティP1,P3となり、信号ｇは入力デー
タａの偶数番目のワードのパリティP2,P4…となる。こ
のパリティビットP1,P2…を信号b,c′のデータ列のq1,q
2,…にそれぞれ置き換えれば、２系列に分けたときの4B
1P符号が形成される。
4B1Pデータ列を２系列に分けてパリティ計数する上述の
２系列処理形4B1Pパリティ計数回路は最も簡単な構成で
あるが、nB1Pデータ列をｌ系列（ｌ＝n/m;l,mは整数）
に分けてパリティ計数するｌ系列処理のnB1Pパリティ計
数回路においては、第１図に示す回路の一部を変更する
だけでよい。
２系列処理形4B1Pパリティ計数回路は最も簡単な構成で
あるが、nB1Pデータ列をｌ系列（ｌ＝n/m;l,mは整数）
に分けてパリティ計数するｌ系列処理のnB1Pパリティ計
数回路においては、第１図に示す回路の一部を変更する
だけでよい。
たとえば、２系列処理の6B1Pパリティ計数回路ではｌ＝
2,m＝３となるので、第１図に使用する2B1Pパリティ計
数回路401,402の代わりに3B1Pパリティ計数回路を使用
しその出力f,gのタイミングを変更する以外、第１図と
同じ回路構成でよい。第３図はこの２系列処理の6B1Pパ
リティ計数回路の動作を示すタイムチャートで、a,b,c,
c′,d,e,fおよびｇはそれぞれ第１図に示す同一符号の
部分に流れる信号の動作に対応する。
2,m＝３となるので、第１図に使用する2B1Pパリティ計
数回路401,402の代わりに3B1Pパリティ計数回路を使用
しその出力f,gのタイミングを変更する以外、第１図と
同じ回路構成でよい。第３図はこの２系列処理の6B1Pパ
リティ計数回路の動作を示すタイムチャートで、a,b,c,
c′,d,e,fおよびｇはそれぞれ第１図に示す同一符号の
部分に流れる信号の動作に対応する。
また、３系列処理の6B1Pパリティ計数回路は第４図に示
すように、３並列出力のシリアル／パラレル（S/P）変
更回路10′と、１ビット遅延回路201,202と、パリティ
検出ゲート30′と、2B1Pパリティ計数回路401′,402′,
403′とから成り、基本的な構成は第１図と同じであ
る。第５図は第４図の各部a,b,c,c′,d,d′,e,f,g,h,i,
j,の動作を示すタイムチャートである。
すように、３並列出力のシリアル／パラレル（S/P）変
更回路10′と、１ビット遅延回路201,202と、パリティ
検出ゲート30′と、2B1Pパリティ計数回路401′,402′,
403′とから成り、基本的な構成は第１図と同じであ
る。第５図は第４図の各部a,b,c,c′,d,d′,e,f,g,h,i,
j,の動作を示すタイムチャートである。
S/P変換回路10′は6B1Pデータ列の直列入力データａを
クロック信号（CLK）に基づいてシリアル／パラレル変
換し、その回路構成は第１図に示すS/P変換回路10にフ
リップフロップ13と33を追加し、1/2分周回路21を1/3分
周回路22に置きかえたものとなっている。出力信号b,c,
dは入力データａを３系列に分割したデータとなり、か
つその速度は入力データａの1/3となる。
クロック信号（CLK）に基づいてシリアル／パラレル変
換し、その回路構成は第１図に示すS/P変換回路10にフ
リップフロップ13と33を追加し、1/2分周回路21を1/3分
周回路22に置きかえたものとなっている。出力信号b,c,
dは入力データａを３系列に分割したデータとなり、か
つその速度は入力データａの1/3となる。
信号c,dはそれぞれ１ビット遅延回路201′,202′で１ビ
ット遅延される。その遅延信号ｃ′,d′と信号b,c,dに
よりパリティ検出ゲート30の各排他的論理ゲート301,30
2,303,304,305は、入力データａの連続する３ビットの
パリティ符号を出力する。すなわち、３ビットのデータ
のうち“1"レベルの数が０または偶数のときは“0"レベ
ル、逆に“1"レベルの数が奇数のときは“1"レベルとな
る信号e,f,gを出力する。
ット遅延される。その遅延信号ｃ′,d′と信号b,c,dに
よりパリティ検出ゲート30の各排他的論理ゲート301,30
2,303,304,305は、入力データａの連続する３ビットの
パリティ符号を出力する。すなわち、３ビットのデータ
のうち“1"レベルの数が０または偶数のときは“0"レベ
ル、逆に“1"レベルの数が奇数のときは“1"レベルとな
る信号e,f,gを出力する。
2B1Pパリティ計数回路401′は信号ｅのうちのｅ（a1,a
2,a3）,e（a4,a5,a6）よりデータビットa1,〜a6のパリ
ティビットP1を、2B1Pパリティ計数回路402′は信号ｆ
のうちｆ（a7,a8,a9）,f（a10,a11,a12）よりデータビ
ットa7〜a12のパリティビットP2を、また2B1Pパリティ
計数回路403′は信号ｇのうちｇ（a13,a14,a15）,g（a1
6,a17,a18）よりデータビットa13〜a18のパリティビッ
トP3をそれぞれ信号h,i,jの最初の信号として出力し、
以後これら３系列パリティ計数出力P4,P5,P6,…は入力
データ列の連続するワードパリティ符号となる。
2,a3）,e（a4,a5,a6）よりデータビットa1,〜a6のパリ
ティビットP1を、2B1Pパリティ計数回路402′は信号ｆ
のうちｆ（a7,a8,a9）,f（a10,a11,a12）よりデータビ
ットa7〜a12のパリティビットP2を、また2B1Pパリティ
計数回路403′は信号ｇのうちｇ（a13,a14,a15）,g（a1
6,a17,a18）よりデータビットa13〜a18のパリティビッ
トP3をそれぞれ信号h,i,jの最初の信号として出力し、
以後これら３系列パリティ計数出力P4,P5,P6,…は入力
データ列の連続するワードパリティ符号となる。
以上説明したように本発明は、nB1Pデータ列の入力デー
タをｍ系列に分けた信号を用いてパリティ計数をするこ
とにより、パリティ計数回路の動作周波数を低減できる
という効果がある。
タをｍ系列に分けた信号を用いてパリティ計数をするこ
とにより、パリティ計数回路の動作周波数を低減できる
という効果がある。
第１図は本発明の実施例を示すブロック図、第２図は第
１図の動作を示すタイムチャート、第３図は本発明の他
の実施例の動作を示すタイムチャート、第４図は本発明
のさらに他の実施例を示すブロック図、第５図は第４図
の動作を示すタイムチャートである。 10,10′……S/P変換回路、20,201′,202′……１ビット
遅延回路、30,30′……パリティ検出ゲート、401,402,4
01′,402′,403′……2B1Pパリティ計数回路。
１図の動作を示すタイムチャート、第３図は本発明の他
の実施例の動作を示すタイムチャート、第４図は本発明
のさらに他の実施例を示すブロック図、第５図は第４図
の動作を示すタイムチャートである。 10,10′……S/P変換回路、20,201′,202′……１ビット
遅延回路、30,30′……パリティ検出ゲート、401,402,4
01′,402′,403′……2B1Pパリティ計数回路。
Claims (1)
- 【請求項１】ｎビット（ｎ＝ｌ×m,m,lは整数）のデー
タ列と１ビットのパリティビット挿入タイムスロットと
から成るnB1Pデータ列を入力データとし、前記入力デー
タの各ｎビットデータ列のパリティ計数を行うnB1Pパリ
ティ計数回路において、 前記入力データを1/l倍の速度のｌ系列並列データに変
換する手段と、前記各並列データに応答し前記入力デー
タのｌ種類の連続するｌビット毎のパリティを検出しｌ
系列のパリティビット列を出力する手段と、前記各パリ
ティビット列に応答し、ｍ個のパリティビットを計数す
る毎にパリティ計数データを出力するｍ個のパリティ計
数手段とを含むnB1Pパリティ計数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61014160A JPH07112159B2 (ja) | 1986-01-24 | 1986-01-24 | ｎＢ１Ｐパリテイ計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61014160A JPH07112159B2 (ja) | 1986-01-24 | 1986-01-24 | ｎＢ１Ｐパリテイ計数回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62171325A JPS62171325A (ja) | 1987-07-28 |
| JPH07112159B2 true JPH07112159B2 (ja) | 1995-11-29 |
Family
ID=11853396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61014160A Expired - Lifetime JPH07112159B2 (ja) | 1986-01-24 | 1986-01-24 | ｎＢ１Ｐパリテイ計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07112159B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6223231A (ja) * | 1985-07-23 | 1987-01-31 | Fujitsu Ltd | パリテイ計数回路 |
-
1986
- 1986-01-24 JP JP61014160A patent/JPH07112159B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62171325A (ja) | 1987-07-28 |
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