JPH0813026B2 - ｎＢ１Ｐパリテイ計数回路 - Google Patents
ｎＢ１Ｐパリテイ計数回路Info
- Publication number
- JPH0813026B2 JPH0813026B2 JP30253986A JP30253986A JPH0813026B2 JP H0813026 B2 JPH0813026 B2 JP H0813026B2 JP 30253986 A JP30253986 A JP 30253986A JP 30253986 A JP30253986 A JP 30253986A JP H0813026 B2 JPH0813026 B2 JP H0813026B2
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- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はnB1P伝送符号を構成するための計数回路に関
し、特にディジタル伝送方式に使用する多重変換装置に
おいてnB1P伝送符号（ｎは多重数×整数）を構成できる
ようにしたパリティ計数回路に関する。
し、特にディジタル伝送方式に使用する多重変換装置に
おいてnB1P伝送符号（ｎは多重数×整数）を構成できる
ようにしたパリティ計数回路に関する。
ディジタル伝送方式の伝送符号として、nB1P伝送符号
と呼ばれるものがある。nB1P伝送符号の１ワードはｎビ
ットのデータビットと１ビットのパリティビットで構成
される。従来、nB1Pパリティ計数回路は入力信号のｎビ
ットのデータビットに含まれる“1"レベルのビット数を
第１ビットから第ｎビットまで順番に数えて、パリティ
ビットの符号を求めていた。
と呼ばれるものがある。nB1P伝送符号の１ワードはｎビ
ットのデータビットと１ビットのパリティビットで構成
される。従来、nB1Pパリティ計数回路は入力信号のｎビ
ットのデータビットに含まれる“1"レベルのビット数を
第１ビットから第ｎビットまで順番に数えて、パリティ
ビットの符号を求めていた。
上述した従来のパリティ計数回路は、入力信号と同一
速度で動作するパリティ計数回路を用いなければならな
い。このため入力信号が高速の場合パリティ計数回路は
高速でパリティ計数をしなければならず、動作上の制約
を受ける。
速度で動作するパリティ計数回路を用いなければならな
い。このため入力信号が高速の場合パリティ計数回路は
高速でパリティ計数をしなければならず、動作上の制約
を受ける。
本発明のnB1Pパリティ計数回路は、入力データを1/l
倍の速度のｌ系列並列データに変換する手段と、前記各
並列データの遅延回路と、その遅延前または後のデータ
を出力する選択回路と、前記各並列データに応答し前記
入力データの連続するｌビット毎のパリティを検出する
手段と、ｎ個のパリティビットを計数する毎にリセット
されるnB1Pパリティ計数回路と、前記パリティ計数回路
の出力信号を保持する保持回路と、保持回路出力するｌ
系列のパリティビットを出力する排他的論理割ゲートと
を有している。
倍の速度のｌ系列並列データに変換する手段と、前記各
並列データの遅延回路と、その遅延前または後のデータ
を出力する選択回路と、前記各並列データに応答し前記
入力データの連続するｌビット毎のパリティを検出する
手段と、ｎ個のパリティビットを計数する毎にリセット
されるnB1Pパリティ計数回路と、前記パリティ計数回路
の出力信号を保持する保持回路と、保持回路出力するｌ
系列のパリティビットを出力する排他的論理割ゲートと
を有している。
次に本発明の実施例を図面を参照して説明する。
第１図は本発明の実施例のブロック図で、4B1Pデータ
列を２系列に分けてパリティ計数する２系列処理の4B1P
パリティ計数回路を示す。
列を２系列に分けてパリティ計数する２系列処理の4B1P
パリティ計数回路を示す。
図において、4B1Pパリティ計数回路はシリアル入力デ
ータａをクロック信号に従ってパラレルデータに変換す
るシリアル／パラレル（S/P）変換回路１と、１ビット
遅延回路２と、選択回路３と、排他的論理和ゲート
（１）４と、4B1Pパリティ計数回路５と、保持回路６
と、排他的論理和ゲート（２）７とを含む。
ータａをクロック信号に従ってパラレルデータに変換す
るシリアル／パラレル（S/P）変換回路１と、１ビット
遅延回路２と、選択回路３と、排他的論理和ゲート
（１）４と、4B1Pパリティ計数回路５と、保持回路６
と、排他的論理和ゲート（２）７とを含む。
入力データａは第２図に示すように４ビットのデータ
an,an+1,an+1,an+3（ｎ＝1,2……）と１ビットのパリテ
ィビット挿入タイムスロットq1,q2,q3…から成る4B1Pデ
ータ列から成る。
an,an+1,an+1,an+3（ｎ＝1,2……）と１ビットのパリテ
ィビット挿入タイムスロットq1,q2,q3…から成る4B1Pデ
ータ列から成る。
S/P変換回路１は入力データａを２系列に分割した出
力信号b,cを発生し、かつその速度を入力データａの1/2
とする。
力信号b,cを発生し、かつその速度を入力データａの1/2
とする。
信号ｃは２分岐され、一方の信号はそのまま選択回路
３へ入力され、他方は遅延回路ｃ′に入力され遅延され
る。この両信号ｃ、ｃ′の中でパリティ挿入タイムスロ
ットに相当するビットが除去され、信号ｂのビット列の
うちパリティタイムスロットを除いたｍビットのデータ
列のタイミングに合いように選択回路３で選択され、出
力信号ｃ″となる。
３へ入力され、他方は遅延回路ｃ′に入力され遅延され
る。この両信号ｃ、ｃ′の中でパリティ挿入タイムスロ
ットに相当するビットが除去され、信号ｂのビット列の
うちパリティタイムスロットを除いたｍビットのデータ
列のタイミングに合いように選択回路３で選択され、出
力信号ｃ″となる。
第２図は、ｎ＝４、ｌ＝２の場合の本発明のnB1Pパリ
ティ計数回路のタイムチャートを示している。第２図ａ
はもとの入力信号で、４ビットのデータ列に１ビットの
パリティ挿入タイムスロットを備えた4B1Pデータ列であ
る。S/P変換回路でｌ系列、この場合２系列の並列デー
タに変換され、信号ｂおよび信号ｃとして出力される。
ここで、一方の信号ｃはさらに２分岐され、片方の信号
はｃ′に示されるように、もとの１ビット分の１倍（２
倍）の周期分だけ遅延回路２で遅延される。そして、選
択回路３で一方が選択されて信号信号ｃ″となる。
ティ計数回路のタイムチャートを示している。第２図ａ
はもとの入力信号で、４ビットのデータ列に１ビットの
パリティ挿入タイムスロットを備えた4B1Pデータ列であ
る。S/P変換回路でｌ系列、この場合２系列の並列デー
タに変換され、信号ｂおよび信号ｃとして出力される。
ここで、一方の信号ｃはさらに２分岐され、片方の信号
はｃ′に示されるように、もとの１ビット分の１倍（２
倍）の周期分だけ遅延回路２で遅延される。そして、選
択回路３で一方が選択されて信号信号ｃ″となる。
第２図において、信号ｂのパリティ挿入タイムスロッ
ト以外のビット列が存在する部分、例えばa6、a8、a9、
a11のビット列と同じタイミングにある信号ｃはa7、q
2、a10、a12であり、出力信号ｃ′はa5、a7、q2、a10で
ある。するとこのなかに本来パリティ計数されるべきビ
ット以外のパリティ挿入タイムスロットq2が含まれてい
るので、これを除去し、かつ信号ｂのビット列にタイミ
ングを合わせるために選択回路で選択され、出力信号
ｃ″としてa5、a7、a10、a12が得られる。信号ｂおよび
ｃ″は排他的論理和ゲート４を介して出力信号ｄとな
る。出力信号ｄとして、入力データａの順次２ビットの
符号（a1,a2），（a3,a4），（a4,q1），…から求まる
符号ｄ（a1,a2）,d（a3,a4）,d（a4,q1），…を発生す
る。4B1Pパリティ計数回路５はリセットされた後、a5,a
6のパリティビットとしてｅ（a5,a6）をa5,a6,a7,a8の
パリティビットとしてｅ（a5,a8）を、a5,a6,a7,a8,a9,
a10のパリティビットとしてｅ（a5,a10）を、a5,a6,a7,
a8,a9,a10,a11,a12のパリティビットとしてｅ（a5,
a12）を求まる。保持回路６はｅ（a5,a8）を保持して出
力ｇをｅ（a5,a12）を保持して出力ｆを発生する。排他
的論理和ゲート（２）７は信号ｇのｅ（a5,a8）および
信号ｆのｅ（a5,a12）よりa9,a10,a11,a12のパリティビ
ットとしてｈ（a9,a12）を発生する。信号ｈよりp1,p3
…が信号ｇよりp2,p4…が求まり4B1Pパリティ計数回路
が形成される。
ト以外のビット列が存在する部分、例えばa6、a8、a9、
a11のビット列と同じタイミングにある信号ｃはa7、q
2、a10、a12であり、出力信号ｃ′はa5、a7、q2、a10で
ある。するとこのなかに本来パリティ計数されるべきビ
ット以外のパリティ挿入タイムスロットq2が含まれてい
るので、これを除去し、かつ信号ｂのビット列にタイミ
ングを合わせるために選択回路で選択され、出力信号
ｃ″としてa5、a7、a10、a12が得られる。信号ｂおよび
ｃ″は排他的論理和ゲート４を介して出力信号ｄとな
る。出力信号ｄとして、入力データａの順次２ビットの
符号（a1,a2），（a3,a4），（a4,q1），…から求まる
符号ｄ（a1,a2）,d（a3,a4）,d（a4,q1），…を発生す
る。4B1Pパリティ計数回路５はリセットされた後、a5,a
6のパリティビットとしてｅ（a5,a6）をa5,a6,a7,a8の
パリティビットとしてｅ（a5,a8）を、a5,a6,a7,a8,a9,
a10のパリティビットとしてｅ（a5,a10）を、a5,a6,a7,
a8,a9,a10,a11,a12のパリティビットとしてｅ（a5,
a12）を求まる。保持回路６はｅ（a5,a8）を保持して出
力ｇをｅ（a5,a12）を保持して出力ｆを発生する。排他
的論理和ゲート（２）７は信号ｇのｅ（a5,a8）および
信号ｆのｅ（a5,a12）よりa9,a10,a11,a12のパリティビ
ットとしてｈ（a9,a12）を発生する。信号ｈよりp1,p3
…が信号ｇよりp2,p4…が求まり4B1Pパリティ計数回路
が形成される。
以上説明したように本発明は、nB1Pデータ列の入力デ
ータをｍビットで１系列としたｌ系列に分けた信号を用
いてパリティ計数をすることにより、パリティ計数回路
の動作周波数を低減できる効果がある。
ータをｍビットで１系列としたｌ系列に分けた信号を用
いてパリティ計数をすることにより、パリティ計数回路
の動作周波数を低減できる効果がある。
第１図は本発明のnB1Pパリティ計数回路のブロック図
で、4B1Pデータ列を２系列に分けてパリティ計数する4B
1Pパリティ計数回路を示し、第２図は第１図の動作を示
すタイムチャートである。 １……S/P変換回路、２……１ビット遅延回路、３……
選択回路、４……排他的論理和ゲート（１）、５……4B
1Pパリティ計数回路、６……保持回路、７……排他的論
理和ゲート（２）。
で、4B1Pデータ列を２系列に分けてパリティ計数する4B
1Pパリティ計数回路を示し、第２図は第１図の動作を示
すタイムチャートである。 １……S/P変換回路、２……１ビット遅延回路、３……
選択回路、４……排他的論理和ゲート（１）、５……4B
1Pパリティ計数回路、６……保持回路、７……排他的論
理和ゲート（２）。
Claims (1)
- 【請求項１】ｎビット（ｎ＝ｌ×m,m,lは整数）のデー
タ列と１ビットのパリティ挿入タイムスロットからなる
nB1Pデータ列を入力データとし、前記入力データの各ｎ
ビットデータ列のパリティ計数を行うnB1Pパリティ計数
回路において、 前記入力データを1/l倍の速度のｌ系列並列データに変
換して、１系列の基準並列データと（ｌ−１）系列の並
列データを出力する変換手段と、 前記（ｌ−１）系列の各並列データについて、前記基準
並列データのうち隣接する前記パリティ挿入タイムスロ
ット間にあるデータ列と同じタイミングにある、パリテ
ィ挿入タイムスロット以外のデータを選択して、前記タ
イミングと同じタイミングで出力する（ｌ−１）系列の
選択並列データをそれぞれ出力する（ｌ−１）個の選択
手段と、 前記基準並列データと（ｌ−１）系列の前記選択並列デ
ータを入力して、連続する１ビット毎のパリティを検出
してlB1Pパリティを出力する第１のパリティ検出手段
と、 前記lB1pパリティについて、該パリティを１個としてｎ
個のlB1pパリティ毎にパリティを計数してパリティビッ
ト列を出力するパリティ計数回路と、 前記パリティビット列をｌ分岐して第１から第ｌまでの
各分岐パリティビット列を出力するｌ分岐手段と、 前記各パリティビット列について、第ｋの分岐パリティ
ビット列（１≦ｋ≦ｌ、ｋは自然数）対してｋ×ｍ番目
のパリティビットを保持する第１から第ｌまでのｌ個の
保持回路と、 前記分岐パリティビット列のうち、第１の分岐パリティ
ビットはそのまま出力し、第２の第ｌまでの前記各パリ
ティビット列について、第ｊの分岐パリティビット列
（２≦ｊ≦１、ｊは自然数）は第ｊ−１のパリティビッ
ト列からの出力との間で順次排他的論理和とってを出力
する第２のパリティ検出手段と を含むnB1Pパリティ計数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30253986A JPH0813026B2 (ja) | 1986-12-17 | 1986-12-17 | ｎＢ１Ｐパリテイ計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30253986A JPH0813026B2 (ja) | 1986-12-17 | 1986-12-17 | ｎＢ１Ｐパリテイ計数回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63153931A JPS63153931A (ja) | 1988-06-27 |
| JPH0813026B2 true JPH0813026B2 (ja) | 1996-02-07 |
Family
ID=17910186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30253986A Expired - Lifetime JPH0813026B2 (ja) | 1986-12-17 | 1986-12-17 | ｎＢ１Ｐパリテイ計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0813026B2 (ja) |
-
1986
- 1986-12-17 JP JP30253986A patent/JPH0813026B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63153931A (ja) | 1988-06-27 |
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