JPS62171325A - ｎＢ１Ｐパリテイ計数回路 - Google Patents
ｎＢ１Ｐパリテイ計数回路Info
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- JPS62171325A JPS62171325A JP1416086A JP1416086A JPS62171325A JP S62171325 A JPS62171325 A JP S62171325A JP 1416086 A JP1416086 A JP 1416086A JP 1416086 A JP1416086 A JP 1416086A JP S62171325 A JPS62171325 A JP S62171325A
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- Japan
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- 238000003780 insertion Methods 0.000 claims description 4
- 230000037431 insertion Effects 0.000 claims description 4
- 238000001514 detection method Methods 0.000 abstract description 9
- 230000005540 biological transmission Effects 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008451 emotion Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はｎＢＺＰ伝送符号を構成するためのパリティ計
数回路に関し、特に商速ディジタル伝送方式に使用する
多頁変換装置においてｎ Ｂ Ｉ Ｐ伝送符号（ｎは多
重数×整数）を構成できるようにしたパリティ計数回路
に関する。
数回路に関し、特に商速ディジタル伝送方式に使用する
多頁変換装置においてｎ Ｂ Ｉ Ｐ伝送符号（ｎは多
重数×整数）を構成できるようにしたパリティ計数回路
に関する。
ティジタル伝送方式の伝送符号として、ｎＢ１Ｐ伝送符
号と呼ばれるものがある。ｎＢ１Ｐ伝送符号の１ワード
はｎビットのデータビットとｌビットのパリティビット
で構成される。従来、ｎＢ１Ｐハリティ計数回路は入力
信号のｎビットのデータビットニ含マれる″１″レベル
のビット数を第ｌビットから第ｎビットまで順番に数え
て、パリティビットの符号を求めていた。
号と呼ばれるものがある。ｎＢ１Ｐ伝送符号の１ワード
はｎビットのデータビットとｌビットのパリティビット
で構成される。従来、ｎＢ１Ｐハリティ計数回路は入力
信号のｎビットのデータビットニ含マれる″１″レベル
のビット数を第ｌビットから第ｎビットまで順番に数え
て、パリティビットの符号を求めていた。
上述した従来のパリティ計数回路は、入力信号の速度で
動作するパリティ計数回路を用いなければならない。こ
のため、入力信号が商運の場合、パリティ計数回路は高
速でパリティ計数しなければならず、動作上の制約を受
ける。
動作するパリティ計数回路を用いなければならない。こ
のため、入力信号が商運の場合、パリティ計数回路は高
速でパリティ計数しなければならず、動作上の制約を受
ける。
本発明によれば、ｎビット（ｎ＝ＡＸｍ ｍ、 Ｊ３
は整数）のデータ列とｌビットのパリティビット挿入タ
イムスロットから成るｎＢ２Ｐ データのデータ列を入
力データとし、その入力データの各ｎビットデータ列の
パリティ計数を行うｎＢ１Ｐパリティｇｔ数回路におい
°Ｃ１人カデータをｌ／−ｅ倍の速度の！系列のデータ
に分割する手段と、分割された各系列のデータから連続
する２ビットの前記入力データのパリティを検出する手
段と、検出されたパリティからさらにｍ個のパリティを
＃ｆ敵し、各系列ごとのパリティ計数データを出力する
ｍ個のパリティ計数手段とを含むｎＢ１Ｐパリティ酎数
回路が得られる。
は整数）のデータ列とｌビットのパリティビット挿入タ
イムスロットから成るｎＢ２Ｐ データのデータ列を入
力データとし、その入力データの各ｎビットデータ列の
パリティ計数を行うｎＢ１Ｐパリティｇｔ数回路におい
°Ｃ１人カデータをｌ／−ｅ倍の速度の！系列のデータ
に分割する手段と、分割された各系列のデータから連続
する２ビットの前記入力データのパリティを検出する手
段と、検出されたパリティからさらにｍ個のパリティを
＃ｆ敵し、各系列ごとのパリティ計数データを出力する
ｍ個のパリティ計数手段とを含むｎＢ１Ｐパリティ酎数
回路が得られる。
次に本発明の実施例を図面を参照して詳細に説明する。
第１図は本発明の実施例を示すブロック図で、４ Ｂ
Ｉ Ｐデータ列を２系列に分けてパリティ計数する２系
タリ処理の４８１Ｐパリティ計数回路を示す。
Ｉ Ｐデータ列を２系列に分けてパリティ計数する２系
タリ処理の４８１Ｐパリティ計数回路を示す。
図において、４１３１ＰパリティＨ１数回路は、シリア
ル入力データａをクロック信号に従ってパラレルデータ
に変換するシリアル／パラレル（Ｓ／Ｐ）変換回路ｍと
、ｌビット遅延回路２ｏと、パリティ検出ゲート３０と
、２Ｂ１Ｐ パリティ計数回に６４０＋、４０ｔとを含
む。
ル入力データａをクロック信号に従ってパラレルデータ
に変換するシリアル／パラレル（Ｓ／Ｐ）変換回路ｍと
、ｌビット遅延回路２ｏと、パリティ検出ゲート３０と
、２Ｂ１Ｐ パリティ計数回に６４０＋、４０ｔとを含
む。
入力データａは第２図に示すように、４ピツトのデータ
ａｎｐ ａｎ＋ｔ ｔ ａｎ＋２ｐ ａｎ＋Ｉ （Ｈ＝
＝ｌ、 ２１３・・・）とｌビットのパリティビット挿
入タイスロットｑｔｔ ｑｚ＋ ｑｉ・・・から底る４
Ｂ１Ｐ データ列から成り、パリティビット挿入タイム
スロットにはまだパリティビットは挿入されていない。
ａｎｐ ａｎ＋ｔ ｔ ａｎ＋２ｐ ａｎ＋Ｉ （Ｈ＝
＝ｌ、 ２１３・・・）とｌビットのパリティビット挿
入タイスロットｑｔｔ ｑｚ＋ ｑｉ・・・から底る４
Ｂ１Ｐ データ列から成り、パリティビット挿入タイム
スロットにはまだパリティビットは挿入されていない。
８／Ｐ変換回路ｍは、４８７Ｐ データ列から成る入力
データａをｌビットずつ遅延するフリップフロップ１１
，１．と、１／２分周回路２と、フリップフロップ１１
．Ｉｇの出力のデータ長を入力データ長の２倍にし゛〔
出力するフリップ７０ツブ３１＋３２とを有し、入力デ
ータａを２系列に分割した出力信号す、 ｃを発生し、
かつその速度を入力データａの１／２とする。
データａをｌビットずつ遅延するフリップフロップ１１
，１．と、１／２分周回路２と、フリップフロップ１１
．Ｉｇの出力のデータ長を入力データ長の２倍にし゛〔
出力するフリップ７０ツブ３１＋３２とを有し、入力デ
ータａを２系列に分割した出力信号す、 ｃを発生し、
かつその速度を入力データａの１／２とする。
信号Ｃはｌビット遅延回路２０でｌビット遅延され、そ
の遅延信号Ｃ′ と信号す、 ｃはパリティ検出ゲート
３０を介して出力信号ｄ、 ｅとなる。
の遅延信号Ｃ′ と信号す、 ｃはパリティ検出ゲート
３０を介して出力信号ｄ、 ｅとなる。
パリティ検出ゲート３０は信号す、 ｃと信号す、ｃ’
のハＩＪティ検出を行う排他的論理和ゲート３０１と３
０２ から成り、第２図に示すように出力信号ｄとし
て、入力データａの順次２ビットの符号（ａｌ、ａ２）
、（ａ３．ａ４）、（ｑｌ、ａ５）＝−＝−のパリティ
符号ａ （ａ １＋ ａ ２ ） ｒ ’ （３３＋
ａ４ ） ｔｄ（ｑｌ、ａ５）、 ・・・・・・を、
また出力信号ｅと［２て、入力データａのパリティ符号
ｅ（ａ２．ａ３）。
のハＩＪティ検出を行う排他的論理和ゲート３０１と３
０２ から成り、第２図に示すように出力信号ｄとし
て、入力データａの順次２ビットの符号（ａｌ、ａ２）
、（ａ３．ａ４）、（ｑｌ、ａ５）＝−＝−のパリティ
符号ａ （ａ １＋ ａ ２ ） ｒ ’ （３３＋
ａ４ ） ｔｄ（ｑｌ、ａ５）、 ・・・・・・を、
また出力信号ｅと［２て、入力データａのパリティ符号
ｅ（ａ２．ａ３）。
ｅ（ａ４．ｑｌ）、ｅ（ａ５．ａ６）、 ・・・・・
・をそれぞれ発生する。２Ｂ１Ｐパリティ許数回路４０
ｔ はｄ（ａｌ、ａ２）およびｄ（ａ３．ａ４）から
データビットａｔ、ａ２．ａ３．ａ４のパリティビット
Ｐ１を、ｄ（ａ９．ａｌＯ）、ｄ（ａｌｌ、ａｌ２）か
らデータビットａ９．ａｌｏ、ａｌｌ、ａｌ２ のパ
リティピッ）Ｐ３を求める。また２８７Ｐパリティ計数
回路４（ｈ はｅ（ａ５．ａ６）ｅ ｅ（ａ７ｐ ａ
８）からデータビットａ５．ａ５．ａ７．ａ８のパリテ
ィビットＰ２を、またｅ（ａｌ３．ａｌ４）、ｅ（ａｌ
５゜ａｌ６）からデータビットａ １３． ａ １４．
ａ １５゜ａｌ６のパリティビットＰ４’＆求める。
・をそれぞれ発生する。２Ｂ１Ｐパリティ許数回路４０
ｔ はｄ（ａｌ、ａ２）およびｄ（ａ３．ａ４）から
データビットａｔ、ａ２．ａ３．ａ４のパリティビット
Ｐ１を、ｄ（ａ９．ａｌＯ）、ｄ（ａｌｌ、ａｌ２）か
らデータビットａ９．ａｌｏ、ａｌｌ、ａｌ２ のパ
リティピッ）Ｐ３を求める。また２８７Ｐパリティ計数
回路４（ｈ はｅ（ａ５．ａ６）ｅ ｅ（ａ７ｐ ａ
８）からデータビットａ５．ａ５．ａ７．ａ８のパリテ
ィビットＰ２を、またｅ（ａｌ３．ａｌ４）、ｅ（ａｌ
５゜ａｌ６）からデータビットａ １３． ａ １４．
ａ １５゜ａｌ６のパリティビットＰ４’＆求める。
以ｆｆｌ ｌＶｉ様なタイミングでパリティビットを求
めることにより、信号ｆは入力データａの命数番目のワ
ードのパリティ）’１． Ｐ３ となり、情（＋ｊｇ
は人力データａの偶数番目のワードのバリディＰ２．
Ｐ４ ・・・となる。このパリティビットＰＩ、 Ｐ
２ ・・・を信号す。
めることにより、信号ｆは入力データａの命数番目のワ
ードのパリティ）’１． Ｐ３ となり、情（＋ｊｇ
は人力データａの偶数番目のワードのバリディＰ２．
Ｐ４ ・・・となる。このパリティビットＰＩ、 Ｐ
２ ・・・を信号す。
Ｃｍ）データ列のｑｌ、ｑ２．・・・にそれぞれ置き】
−１えれば、２系列に分けたときの４８７ＰＩＲ号が形
成される。
−１えれば、２系列に分けたときの４８７ＰＩＲ号が形
成される。
４Ｂ１Ｐデ一タ列を２系列に分けてパリティ計数する上
述の２糸タ１１処理形４８７Ｐパリティｇ１数回路は最
も掬１卓な構成であるか、ｎＢ７Ｐデータ列を２系列（
−１３＝ ｎ ／ ｍ ； ｐ 、 ｍは整数〕に分け
てパリティ１計数する沼糸夕１ｊ処理のｎＢＨＰパリテ
ィ計数回路に２いては、第１図に示す回船の一部を変更
するだけでよい。
述の２糸タ１１処理形４８７Ｐパリティｇ１数回路は最
も掬１卓な構成であるか、ｎＢ７Ｐデータ列を２系列（
−１３＝ ｎ ／ ｍ ； ｐ 、 ｍは整数〕に分け
てパリティ１計数する沼糸夕１ｊ処理のｎＢＨＰパリテ
ィ計数回路に２いては、第１図に示す回船の一部を変更
するだけでよい。
たとえは、２系列処理の６Ｂ７Ｐパリテイ計数Ｕ路では
４３ ＝ ２ 、 ｍ ＝ ３となるので、第１図に使
用する２８７Ｐパリティ計数回１Ｒ１４０ｘ、４（ｈの
代わりに３８７Ｐ パリティ計数回路な使用しその出力
ｆ、 ｇのタイミングを変更する以外、第１図と同じ回
路構成でよい。第３図はこの２系列処理の６８７Ｐ パ
リティ計数回路のｖ１作を示すタイムチャートで、ａ、
ｂ、 ｃ、 ｃ’、 ｄ、 ｅ、 ｆ およびｇはそ
れぞれ第１図に示す同一符号の部分に流れる信号の動作
に対応する。
４３ ＝ ２ 、 ｍ ＝ ３となるので、第１図に使
用する２８７Ｐパリティ計数回１Ｒ１４０ｘ、４（ｈの
代わりに３８７Ｐ パリティ計数回路な使用しその出力
ｆ、 ｇのタイミングを変更する以外、第１図と同じ回
路構成でよい。第３図はこの２系列処理の６８７Ｐ パ
リティ計数回路のｖ１作を示すタイムチャートで、ａ、
ｂ、 ｃ、 ｃ’、 ｄ、 ｅ、 ｆ およびｇはそ
れぞれ第１図に示す同一符号の部分に流れる信号の動作
に対応する。
また、３系列処理の６Ｂ７Ｆパリティ計数回路は第４図
に示すように、３並列出力のシリアル／パラレル（８／
Ｐ ）変換回路ｍ′ と、ｌビット遅延回路２０１，
２０２と、パリティ検出ゲート３０′ と、２８７Ｐ
パリティ計数回ｍ４０．’、４０．；４０３′とから成
り、基本的な構成は第１図と同じである。第５図は第４
図の谷部ａ、 ｂ、 ｃ、 ｃ’、 ｄ、ｄ；ｅ＊
Ｌ ｇｔ ｈｔ ’ｔ Ｌの動作を示すタイムチャー
トである。
に示すように、３並列出力のシリアル／パラレル（８／
Ｐ ）変換回路ｍ′ と、ｌビット遅延回路２０１，
２０２と、パリティ検出ゲート３０′ と、２８７Ｐ
パリティ計数回ｍ４０．’、４０．；４０３′とから成
り、基本的な構成は第１図と同じである。第５図は第４
図の谷部ａ、 ｂ、 ｃ、 ｃ’、 ｄ、ｄ；ｅ＊
Ｌ ｇｔ ｈｔ ’ｔ Ｌの動作を示すタイムチャー
トである。
Ｓ／Ｐ変換回路ｍ′ は６８７Ｐデ一タ列の直タリ入
力データａをクロック信号（ＣＬＫ） に基づいてシ
リアル／パラレル変換し、その回路構成は第４図に示す
Ｓ／Ｐ変換回％ｍにフリップフロップ１３ と３３を
追加し、１／２分周回＠２１を１／３分周回路２２に置
きかえたものとなっている。
力データａをクロック信号（ＣＬＫ） に基づいてシ
リアル／パラレル変換し、その回路構成は第４図に示す
Ｓ／Ｐ変換回％ｍにフリップフロップ１３ と３３を
追加し、１／２分周回＠２１を１／３分周回路２２に置
きかえたものとなっている。
出力信号す、 ｃ、 ｄ は入力データａを３系列に
分割したデータとなり、かつその速度は入力データａの
１／３となる。
分割したデータとなり、かつその速度は入力データａの
１／３となる。
信号ｃ、 ｄはそれぞれｌビット遅延回％２０１’。
２０２′で１ピツト遅延される。その遅延信号ｃ ′。
ｄ′ と信号す、 ｃ、 ｄ によりパリティ検出ゲ
ート３０の谷排他的論理ゲート３０１ｔ ３０２ ＊
３０３ ＊３０４．３０５は、入力データａの遅絖スる
３ビットのパリティ符号を出力する。すなわち、３ビッ
トのデータのうち１”レベルの数がＯまたは偶数のとき
は０”レベル、逆に”１″レベルの数が奇数のときは′
１”レベルとなる信号ｅ＋Ｌｇを出力する。
ート３０の谷排他的論理ゲート３０１ｔ ３０２ ＊
３０３ ＊３０４．３０５は、入力データａの遅絖スる
３ビットのパリティ符号を出力する。すなわち、３ビッ
トのデータのうち１”レベルの数がＯまたは偶数のとき
は０”レベル、逆に”１″レベルの数が奇数のときは′
１”レベルとなる信号ｅ＋Ｌｇを出力する。
２８７Ｐパリティ計数回路４０１′は信号ｅのうちのｅ
（ａｌ、ａ２．ａ３）、ｅ（ａ４．ａ５．ａ５）よりデ
ータビットａｌ、〜ａ６ のパリティビットＰ１を、２
８７Ｐパリティ計数回冷４０２′は信号ｆのうちｆ （
、ａ７． ａ８． ａ９ ）、 ｆ （ａｌｏ、 ａｌ
ｌ。
（ａｌ、ａ２．ａ３）、ｅ（ａ４．ａ５．ａ５）よりデ
ータビットａｌ、〜ａ６ のパリティビットＰ１を、２
８７Ｐパリティ計数回冷４０２′は信号ｆのうちｆ （
、ａ７． ａ８． ａ９ ）、 ｆ （ａｌｏ、 ａｌ
ｌ。
ａｌ２）よりデータビットａ７〜ａ１２ のパリティ
ビットＰ２を、また２８７Ｐ パリティ計数回路４０３
′は信号ｇのうちｇ（ａｌ３． ａｌ４． ａｌ５）
。
ビットＰ２を、また２８７Ｐ パリティ計数回路４０３
′は信号ｇのうちｇ（ａｌ３． ａｌ４． ａｌ５）
。
ｇ（ａｌ６．ａｌ７．ａｉｓ）よりデータビットａ１３
〜ａ１８のパリティピッ）Ｐ３をそれぞれ信号り。
〜ａ１８のパリティピッ）Ｐ３をそれぞれ信号り。
ｉ、ｊ の最初の信号として出力し、坦懐これら３糸タ
１］パリテイ計数出力Ｐ４． Ｐ５． Ｐ６． ・・
・は入力データ列の神、絖１゛るワードのパリティ符号
となる。
１］パリテイ計数出力Ｐ４． Ｐ５． Ｐ６． ・・
・は入力データ列の神、絖１゛るワードのパリティ符号
となる。
以上説明したように本発明は、ｎ１Ｊ７Ｐ データ列の
入力データをＩｎ系列に分けた信号を用いてパリティ計
数をすることにより、パリティ泊°数回路の動作周波数
を低域できるという幼果がある。
入力データをＩｎ系列に分けた信号を用いてパリティ計
数をすることにより、パリティ泊°数回路の動作周波数
を低域できるという幼果がある。
第１図は本発明の実施例を示すブロック図、第２図は第
１図の動作を示すタイムチャート、第３図は本発明の他
の実施例の動作を示すタイムチャート、第４図は本発明
のさらに他の実施例を示すブロック図、第５図は第４図
の動作を示すタイムチャートである。 ｍ、ｍ’・・・・・・Ｓ／Ｐ変換回路、２０ 、２０
＜ ＋２０≦ ・・・・・・１ピット遅娘回路、３０．
３０’・・・・・・パリティ検出ゲート、４０！＊ ４
０２ ｔ ４０ｆ＋ ４０’２＋４０≦ ・・・・・・
２ＢｌＰパリティ計数回路。 代理人 弁理士 内 原 晋 心 に 茫 Ｃ （コ ０ も ） （セ ６信 −ム
ｃｊシ） ← リ （ｂム （）
１図の動作を示すタイムチャート、第３図は本発明の他
の実施例の動作を示すタイムチャート、第４図は本発明
のさらに他の実施例を示すブロック図、第５図は第４図
の動作を示すタイムチャートである。 ｍ、ｍ’・・・・・・Ｓ／Ｐ変換回路、２０ 、２０
＜ ＋２０≦ ・・・・・・１ピット遅娘回路、３０．
３０’・・・・・・パリティ検出ゲート、４０！＊ ４
０２ ｔ ４０ｆ＋ ４０’２＋４０≦ ・・・・・・
２ＢｌＰパリティ計数回路。 代理人 弁理士 内 原 晋 心 に 茫 Ｃ （コ ０ も ） （セ ６信 −ム
ｃｊシ） ← リ （ｂム （）
Claims (1)
- ｎビット（ｎ＝ｍ、ｍ、ｌは整数）のデータ列と１ビッ
トのパリティビット挿入タイムスロットとから成るｎＢ
１Ｐデータ列を入力データとし、前記入力データの各ｎ
ビットデータ列のパリティ計数を行うｎＢ１Ｐパリティ
計数回路において、前記入力データを１／ｌ倍の速度の
ｌ系列並列データに変換する手段と、前記各並列データ
に応答し前記入力データのｌ種類の連続するｌビット毎
のパリティを検出しｌ系列のパリティビット列を出力す
る手段と、前記各パリティビット列に応答し、ｍ個のパ
リティビットを計数する毎にパリティ計数データを出力
するｍ個のパリティ計数手段とを含むｎＢ１Ｐパリティ
計数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61014160A JPH07112159B2 (ja) | 1986-01-24 | 1986-01-24 | ｎＢ１Ｐパリテイ計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61014160A JPH07112159B2 (ja) | 1986-01-24 | 1986-01-24 | ｎＢ１Ｐパリテイ計数回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62171325A true JPS62171325A (ja) | 1987-07-28 |
| JPH07112159B2 JPH07112159B2 (ja) | 1995-11-29 |
Family
ID=11853396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61014160A Expired - Lifetime JPH07112159B2 (ja) | 1986-01-24 | 1986-01-24 | ｎＢ１Ｐパリテイ計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07112159B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6223231A (ja) * | 1985-07-23 | 1987-01-31 | Fujitsu Ltd | パリテイ計数回路 |
-
1986
- 1986-01-24 JP JP61014160A patent/JPH07112159B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6223231A (ja) * | 1985-07-23 | 1987-01-31 | Fujitsu Ltd | パリテイ計数回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07112159B2 (ja) | 1995-11-29 |
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