JPS63229922A - パリテイ検出器 - Google Patents
パリテイ検出器Info
- Publication number
- JPS63229922A JPS63229922A JP62062628A JP6262887A JPS63229922A JP S63229922 A JPS63229922 A JP S63229922A JP 62062628 A JP62062628 A JP 62062628A JP 6262887 A JP6262887 A JP 6262887A JP S63229922 A JPS63229922 A JP S63229922A
- Authority
- JP
- Japan
- Prior art keywords
- flop
- flip
- data
- clock
- parity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報転送時のパリティ検出器に関し、特に、偶
数パリティをつけた符号による検出を行なうパリティ検
出器に関するものである。
数パリティをつけた符号による検出を行なうパリティ検
出器に関するものである。
従来、この種のパリティ検出器は、直列−並列変換のシ
フトレジスタとイクスクルーシブオア(Exclusi
ve OR)とによりパリティの検出を行なっていた。
フトレジスタとイクスクルーシブオア(Exclusi
ve OR)とによりパリティの検出を行なっていた。
上述した従来のパリティ検出器では、直列−並列変換の
シフトレジスタとチェックするビット数と同等のイクス
クルーシブオアとが必要であったので、回路に取り入れ
る場合に複雑化してしまうという欠点があった。
シフトレジスタとチェックするビット数と同等のイクス
クルーシブオアとが必要であったので、回路に取り入れ
る場合に複雑化してしまうという欠点があった。
このような欠点を除去するために本発明は、入力端子J
およびKに入力される複数個の時分割多重された入力デ
ータが論理レベル「0」のときは出力データの値をその
前の値と同一とし、前記入力データが論理レベル「1」
のときは出力データの値をその前の値を反転した値とす
るJ−にフリップフロップと、このJ−にフリップフロ
ップの出力データの最終データをラッチするDフリップ
フロップとを設けるようにしたものである。
およびKに入力される複数個の時分割多重された入力デ
ータが論理レベル「0」のときは出力データの値をその
前の値と同一とし、前記入力データが論理レベル「1」
のときは出力データの値をその前の値を反転した値とす
るJ−にフリップフロップと、このJ−にフリップフロ
ップの出力データの最終データをラッチするDフリップ
フロップとを設けるようにしたものである。
本発明においては、回路の簡易化と低コスト化を図れる
。
。
第1図は本発明に係わるパリティ検出器の一実施例を示
す回路図である。第1図において、1はJ−にフリップ
フロップ、2はDフリ・ノブフロップ、3はデータaが
入力されるデータ入力端子、4はデータbが出力される
データ出力端子、5はJ−にフリップフロップ1のクロ
ックC1が入力されるクロック入力端子、6はDフリッ
プフロップ2のクロックC2が入力されるクロック入力
端子、7はリセット信号Rが入力されるリセット信号入
力端子である。
す回路図である。第1図において、1はJ−にフリップ
フロップ、2はDフリ・ノブフロップ、3はデータaが
入力されるデータ入力端子、4はデータbが出力される
データ出力端子、5はJ−にフリップフロップ1のクロ
ックC1が入力されるクロック入力端子、6はDフリッ
プフロップ2のクロックC2が入力されるクロック入力
端子、7はリセット信号Rが入力されるリセット信号入
力端子である。
まず、第2図(alに示すリセット信号Rにより、J−
にフリップフロップ1をリセットする。次に、第2図(
b)に示すクロックCIに同期して、第2図(C)に示
すようなシリアルデータaをデータ入力端子3を介して
J−にフリップフロップ1の入力端子JおよびKに入力
する。このとき、その出力信号a1は、第2図(d)か
ら分かるように、論理レベル「0」が入力された場合は
前の出力信号と同じであり、論理レベル「1」が入力さ
れた場合は前の出力信号を反転した信号となる。第2図
(C1に示す8ビツトのデータaがすべて入力されると
、Dフリップフロップ2に第2図(e)に示すクロック
C2がクロック入力端子6を介して入力され、第2図(
f)に示すように「1」がラッチされる。これは偶数パ
リティの値と等しくなる。
にフリップフロップ1をリセットする。次に、第2図(
b)に示すクロックCIに同期して、第2図(C)に示
すようなシリアルデータaをデータ入力端子3を介して
J−にフリップフロップ1の入力端子JおよびKに入力
する。このとき、その出力信号a1は、第2図(d)か
ら分かるように、論理レベル「0」が入力された場合は
前の出力信号と同じであり、論理レベル「1」が入力さ
れた場合は前の出力信号を反転した信号となる。第2図
(C1に示す8ビツトのデータaがすべて入力されると
、Dフリップフロップ2に第2図(e)に示すクロック
C2がクロック入力端子6を介して入力され、第2図(
f)に示すように「1」がラッチされる。これは偶数パ
リティの値と等しくなる。
以上説明したように本発明は、J−にフリップフロップ
とDフリップフロップでパリティ検出器を構成したこと
により、従来の直列−並列変換シフトレジスタとイクス
クルーシブオアが不要となるので、回路の簡易化と低コ
スト化を図ることができる効果がある。
とDフリップフロップでパリティ検出器を構成したこと
により、従来の直列−並列変換シフトレジスタとイクス
クルーシブオアが不要となるので、回路の簡易化と低コ
スト化を図ることができる効果がある。
第1図は本発明に係わるパリティ検出器の一実施例を示
す回路図、第2図はその動作を説明するためのタイムチ
ャートである。 1・・・J−にフリップフロップ、2・・・Dフリップ
フロップ、3・・・データ入力端子、4・・・データ出
力端子、5,6・・・クロック入力端子、7・・・リセ
ット信号入力端子。
す回路図、第2図はその動作を説明するためのタイムチ
ャートである。 1・・・J−にフリップフロップ、2・・・Dフリップ
フロップ、3・・・データ入力端子、4・・・データ出
力端子、5,6・・・クロック入力端子、7・・・リセ
ット信号入力端子。
Claims (1)
- 入力端子JおよびKに入力される複数個の時分割多重さ
れた入力データが論理レベル「0」のときは出力データ
の値をその前の値と同一とし、前記入力データが論理レ
ベル「1」のときは出力データの値をその前の値を反転
した値とするJ−Kフリップフロップと、このJ−Kフ
リップフロップの出力データの最終データをラッチする
Dフリップフロップとを備えたことを特徴とするパリテ
ィ検出器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62062628A JPS63229922A (ja) | 1987-03-19 | 1987-03-19 | パリテイ検出器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62062628A JPS63229922A (ja) | 1987-03-19 | 1987-03-19 | パリテイ検出器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63229922A true JPS63229922A (ja) | 1988-09-26 |
Family
ID=13205776
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62062628A Pending JPS63229922A (ja) | 1987-03-19 | 1987-03-19 | パリテイ検出器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63229922A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02188834A (ja) * | 1989-01-18 | 1990-07-24 | Fujitsu Ltd | パリティ計数回路 |
JPH0392016A (ja) * | 1989-09-05 | 1991-04-17 | Nec Corp | パリティ回路 |
-
1987
- 1987-03-19 JP JP62062628A patent/JPS63229922A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02188834A (ja) * | 1989-01-18 | 1990-07-24 | Fujitsu Ltd | パリティ計数回路 |
JPH0392016A (ja) * | 1989-09-05 | 1991-04-17 | Nec Corp | パリティ回路 |
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