DE19907529A1

DE19907529A1 - Vorrichtung und Verfahren zum adaptiven Ausgleichen von Arbeitszyklusstörungen

Info

Publication number: DE19907529A1
Application number: DE19907529A
Authority: DE
Inventors: Brian Gaudet
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1998-02-23
Filing date: 1999-02-22
Publication date: 1999-08-26
Anticipated expiration: 2019-02-23
Also published as: KR100315965B1; US6088415A; KR19990072823A; DE19907529B4

Description

Die Erfindung betrifft Schaltungen zum Entfernen von Arbeitszyklus-Störungsjittern von ei nem Signal. Insbesondere betrifft die Erfindung die Nutzung von Phasenregelkreisen und wiedergewonnenen Taktsignalen zur Schaffung einer Rückkopplungssteuerung des Jitters.

Transmitter in einem Kommunikationssystem sind nicht ideal. Ein Punkt, in dem die Trans mitter vom Idealzustand abweichen, ist die Anstieg/Abfall-Fehlanpassung, welche Arbeitszy klus-Störungsjitter ("DCD") erzeugt.

Fig. 1a zeigt ein Beispiel mit keiner Arbeitszyklusstörung ("DCD"), das heißt, die Anstiegs zeit t_r ist gleich der Abfallzeit t_f. Das Signal RX_Daten zeigt die möglichen Übergänge des Da tensignals. Das Signal RXC_r stellt einen wiedergewonnenen Takt dar, der von einem mit An stiegsflankenübergängen von RX_Daten verriegelten Phasenregelkreis ("PLL") erzeugt wird. Das Signal RXC_f stellt einen wiedergewonnenen Takt, der von einem PLL erzeugt wird, wel cher mit Übergängen auf der Abfallflanke von RX_Daten verriegelt ist. RXC_r und RXC_f sind exakt in Phase.

Fig. 1b zeigt einen Fall, bei dem t_r kleiner als t_f ist. Dieses verursacht, daß RXC_r RXC_f um eine Phasendifferenz vorauseilt.

Fig. 1C zeigt dieses, wenn t_r größer als t_f ist. Hierbei folgt RXC_r RXC_f um eine Phasendiffe renz.

Anstieg/Abfall-Fehlanpassung verbraucht Jittervorrat des Systems. Bei einem typischen 100Basis-T-Übertragungsnetz (Ethernet) kann beispielsweise das durch die Anstieg/Abfall- Fehlanpassung verursachte feste Jitter 22% eines Vollanschlags-Jittervorrats von 3ns begrün den. Die Anstieg/Abfall-Fehlanpassung wird zu einem noch größeren Teil des Jittervorrats, wenn die internen Taktfrequenzen weiter steigen.

Dieses Problem ist nicht auf den Empfänger begrenzt. Es ist schwierig, einen Transmitter zu entwerfen, der genau die Spezifikationen hinsichtlich der Anstieg/Abfall-Fehlanpassung des 100-Basis-T- und 1000FX/CX-Übertragungsnetzes erfüllt. Wenn ein Verfahren zum Entfer nen dieser Arbeitszyklusstörung ("DCD") vor der Taktwiedergewinnung entwickelt werden könnte, hätte das Taktwiedergewinnungssystem eine leichtere Aufgabe, da es mit einem redu zierten Jitter auf dem Eingangssignal zu tun hätte.

In einem 100Basis-T-Übertragungsnetz weist beispielsweise ein Signal mit 0,67ns DCD, 1ns datenabhängigen Jitter ("DDJ") und 1,3ns Gauss-Gitter ("RJ") eine Breite von nur 1ns von Null bis zur Spitze auf. Wenn die DCD eliminiert werden könnte, vergrößert sich die Breite auf 1,67ns von Null bis zur Spitze. Dies ist eine Steigerung um 67%. Diese Verbesserung könnte genutzt werden, um ein preiswerteres Taktwiedergewinnungsmodul zu entwerfen. Es könnte auch dazu genutzt werden, einen preiswerteren DDJ-Entzerrer oder -Ausgleicher zu entwerfen, welcher das meiste des DDJ entfernt und die meiste Energie und Chip fläche in einer physikalischen 100Basis-T-Schicht verbraucht.

Ein PLL-Phasendetektor kann robust gegenüber DCD gemacht werden, indem auf beide Flanken der Daten geschaut wird. Dieses ermöglicht es, den PLL mit dem Mittelpunkt beider Mittelwerte in einer bimodalen Jitterverteilung zu verriegeln. Weil der PLL die Phasenfehler der ansteigenden und abfallenden Flanke gleich wichtet, ist der PLL mit der Mitte zwischen Werten verriegelt, bei denen ein PLL, der nur Anstiegsflanken betrachtet, bzw. ein PLL, der nur Abfallflanken betrachtet, veriegelt sein würde. Das heißt, die Breite ist um die halbe DCD reduziert. Das ist das beste Ergebnis, das bei einem Taktwiedergewinnungs-PLL ohne DCD- Entzerrung bzw. -Ausgleich erreichbar ist.

Darüber hinaus tasten einige bekannte Verfahren der DCD-Kompensierung die Anstiegs- und Abfallzeiten ab und berechnen, nachdem eine definierte Anzahl von Abtastungen gesammelt wurde, eine Anpassung. Es besteht Bedarf an einer Anpassung, die auf eine stabilere Art und Weise berechnet ist.

Weiterhin prüfen einige bekannte Methoden Phasenfehler nur, wenn die NRZ-Bitsequenz "0101" oder "1010" ist, das heißt, sie benötigen zwei durch ein Bit getrennte Übergänge. Dies verschleudert einen Teil der Phaseninformation. Es besteht Bedarf daran, alle Übergänge zu prüfen, um mehr Phaseninformation zu nutzen.

Schließlich korrigieren einige bekannte Verfahren die DCD, wobei die Anpaßauflösung eine Pufferverzögerung ist. Es besteht Bedarf, diese Anpaßauflösung zu reduzieren.

Diese und andere Probleme des Standes der Technik werden erfindungsgemäß dadurch gelöst, daß zwei Phasenregelkreisschal tungen für den adaptiven Ausgleich bzw. die Entzerrung der DCD-Jitter geschaffen sind. Die ses ermöglicht eine kontinuierlichere Anpassung des Taktsignals, als die Anpassung nach einer definierten Anzahl von Abtastungen. Es können alle Signalübergänge in Betracht gezo gen werden. Des weiteren kann auf der Basis von mehr Phaseninformation angepaßt werden.

Bei einer Ausführungsform kompensiert eine erfindungsgemäße Vorrichtung ein Eingangs datensignal adaptiv dadurch, daß das Arbeitszyklus-Störungsjitter entfernt wird, wobei die Vorrichtung eine Ausgleichsschaltung, eine Signalanalyseschaltung und eine Steuerschaltung umfaßt. Die Ausgleichsschaltung ist konfiguriert, um ein Ausgleichssteuersignal zu empfan gen, ein Eingangsdatensignal zu empfangen und auszugleichen bzw. zu kompensieren und ein ausgeglichenes bzw. kompensiertes Datensignal zu liefern. Das ausgeglichene Datensignal umfaßt eine Vielzahl von ansteigenden und abfallenden Flanken mit zugehörigen Anstiegs- und Abfallzeiten, wobei die Anstiegs- und Abfallzeiten im wesentlichen gleich sind. Die Signalanalyseschaltung ist mit der Ausgleichsschaltung verbunden und konfiguriert, um das ausgeglichene Datensignal zu empfangen und zu analysieren und um eine Vielzahl von Ana lyseergebnissignalen zu liefern. Jedes der Analyseergebnissignale repräsentiert eine von einer Vielzahl von Lenngrößen des ausgeglichenen Datensignals. Die Steuerschaltung ist mit der Signalanalyseschaltung und der Ausgleichsschaltung verbunden und ist konfiguriert, um die Vielzahl von Analyseergebnissignalen zu empfangen und zu verarbeiten und um das Aus gleichssteuersignal zu liefern.

Nach einer anderen Ausführungsform gleicht eine Mehrfachanschlußvorrichtung ein Ein gangs-Datensignal adaptiv dadurch aus, daß das Arbeitszyklus-Störungsjitter entfernt wird. Die Mehrfachanschlußvorrichtung umfaßt eine Vielzahl von Ausgleichsschaltungen, eine Multiplexerschaltung, eine Signalanalyseschaltung und eine Steuerschaltung. Jede der Vielzahl von Steuerschaltungen ist konfiguriert, um ein ausgewähltes Signal und ein Ausgleichssteuer signal zu empfangen, ein Eingangsdatensignal zu empfangen und auszugleichen und ein aus geglichenes Datensignal zu liefern. Das ausgeglichene Datensignal umfaßt eine Vielzahl von ansteigenden und abfallenden Flanken mit zugehörigen Anstiegs- bzw. Abfallzeiten, wobei die Anstiegs- und Abfallzeiten im wesentlichen gleich sind. Die Multiplexerschaltung ist kon figuriert, um eine Vielzahl ausgeglichener Datensignale zu empfangen und um, basierend auf dem ausgewählten Signal, eines von der Vielzahl ausgeglichener Datensignale auszugeben. Die Signalanalyseschaltung ist mit der Multiplexerschaltung verbunden und ist konfiguriert, um das eine ausgeglichene Datensignal zu empfangen und zu analysieren und um eine Viel zahl von Analyseergebnissignalen zu liefern. Jedes der Analyseergebnissignale repräsentiert eine von einer Vielzahl von Kenngrößen des ausgeglichenen Datensignals. Die Steu erschaltung ist mit der Signalanalyseschaltung, der Multiplexerschaltung und der Vielzahl der Ausgleichs-schaltungen verbunden und ist konfiguriert, um die Vielzahl von Analyseergeb nissignalen zu empfangen und zu verarbeiten, das Ausgleichssteuersignal zu liefern und das ausgewählte Signal auszugeben.

Bei einer weiteren Ausführungsform wird bei einem erfindungsgemäßen Verfahren ein Ein gangsdatensignal adaptiv dadurch ausgeglichen, daß das Arbeitszyklus-Störungsjitter entfernt wird. Das Verfahren umfaßt Schritte zum Empfangen eines Ausgleichssteuersignals und des Eingangsdatensignals, zum Ausgleichen des Eingangs-Datensignals, basierend auf dem Aus gleichssteuersignal, zum Analysieren des ausgeglichenen Datensignals, zur Erzeugung eines Analyseergebnissignals und zum Erzeugen des Ausgleichssteuersignals, basierend auf dem Analyseergebnissignal.

Ein besseres Verständnis der Merkmale und der Vorteile der Erfindung ergibt sich aus der folgenden, detaillierten Beschreibung und den zugehörigen Zeichnungen, welche beispiel hafte Ausführungsformen zeigen, in denen die Prinzipien der Erfindung genutzt werden.

Fig. 1a zeigt eine graphische Darstellung eines Signals, das kein DCD-Jitter aufweist, sowie entsprechende, wiedergewonnene Taktsignale.

Fig. 1b zeigt eine graphische Darstellung eines Signals mit DCD-Jitter, wobei die Ab fallzeit größer als die Anstiegszeit ist, und entsprechender, wiedergewonnener Taktsignale.

Fig. 1c zeigt eine graphische Darstellung eines Signals mit DCD-Jitter, wobei die An stiegszeit größer als die Abfallszeit ist, und entsprechender, wiedergewonne nen Taktsignale.

Fig. 2 zeigt ein Blockdiagramm der Erfindung im allgemeinen.

Fig. 3 zeigt ein Schaltungsdiagramm einer DCD-Ausgleichsschaltung.

Fig. 4 zeigt ein Blockdiagramm einer Empfängerimplementierung nach einer Ausfüh rungsform der Erfindung.

Fig. 5 zeigt ein Blockdiagramm einer 100Basis-T-Implementierung der Empfän gerausführung nach Fig. 3.

Fig. 6 zeigt ein Blockdiagramm einer Transmitter-Implementierung nach einer ande ren Ausführungsform der Erfindung.

Fig. 7 zeigt ein Blockdiagramm einer Mehrfachanschluß-Empfängerimplementierung nach einer anderen Ausführungsform der Erfindung.

Fig. 8 zeigt ein Blockdiagramm einer Mehrfachanschluß-Empfängerimplementierung nach einer anderen Ausführungsform der Erfindung.

Fig. 9 zeigt ein Blockdiagramm zeigt ein Blockdiagramm einer bevorzugten Imple mentierung eines Aspektes der Erfindung.

Wie oben ausgeführt wurde, löst die Erfindung die Probleme des Standes der Technik mit einer Ausgleichsschaltung für Arbeitszyklusstörungen ("DCD"). Dieser Abschnitt beschreibt die Erfindung im allgemeinen, die DCD-Ausgleichsschaltung, eine Empfänge rimplementierung, eine Transmitterimplementierung, eine Mehrfachanschluß- Empfängerimplementierung und eine Mehrfachanschluß-Transmitterimplementierung. Am Transmitter hilft die Erfindung, die übertragungsjitter-Spezifikationen zu erfüllen. Am Emp fänger ermöglicht die Erfindung eine leichtere Taktsignalwiedergewinnung und einen DDJ- Ausgleich, wenn die Erfindung im entsprechenden Transmitter nicht implementiert ist.

Fig. 2 zeigt die Erfindung im allgemeinen. Diese Figur zeigt eine Ausgleichsschaltung 110, eine Signalanalyseschaltung 120 und einen Steuerschaltung 130.

Der Ausgleichsschaltung ist konfiguriert, um ein Ausgleichssteuersignal 135 zu empfangen, ein Eingangsdatensignal Datenin zu empfangen und auszugleichen und ein ausgeglichenes Datensignal Daten_out zu liefern. Das ausgeglichene Datensignal Daten_out umfaßt eine Vielzahl von ansteigenden und abfallenden Flanken mit zugehörigen Anstiegs- und Abfallzeiten, wo bei die Anstiegs- und Abfallzeiten im wesentlichen gleich sind.

Die Signalanalyseschaltung 120 ist mit der Ausgleichsschaltung verbunden und ist konfigu riert, um das ausgeglichene Datensignal Daten_out zu empfangen und zu analysieren und um eine Vielzahl von Analyseergebnissignalen 145 zu liefern. Jede der Analyseergebnissignale repräsentiert eine von einer Vielzahl von Kenngrößen eines ausgeglichenen Datensignals Da ten_out dar.

Der Steuerschaltung 130 ist mit der Signalanalyseschaltung 120 und der Ausgleichsschaltung 110 verbunden und ist konfiguriert, um eine Vielzahl von Analyseergebnissignalen 145 zu empfangen und zu verarbeiten und um das Ausgleichssteuersignal 135 zu liefern.

Diese allgemeinen Komponenten werden im folgenden Abschnitt weiter spezifiziert.

DCD-Ausgleichsschaltung

Fig. 3 zeigt eine DCD-Ausgleichsschaltung 10. Bei einer bevorzugten Ausführungsform umfaßt diese Schaltung sechs Transistoren Q1-Q6. Die Transistoren Q1, Q3 und Q4 sind als PMOS-Transistoren ausgebildet. Die Transistoren Q2, Q5 und Q6 sind als NMOS- Transistoren ausgebildet.

Die Source des Transistors Q1 ist mit der Referenzspannung verbunden. Gate und Drain des Transistors Q1 sind mit dem Gate von Q3 verbunden. Der von Q1 geleitete Strom ist mit i_p bezeichnet. Die Source von Q3 ist mit der Referenzspannung verbunden. Das Drain von Q3 ist mit der Source von Q4 verbunden. Das Gate von Q4 ist mit dem Eingang IN der DCD- Ausgleichsschaltung und dem Gate von Q5 verbunden. Das Drain von Q4 ist mit dem Aus gang OUT der DCD-Ausgleichsschaltung und dem Drain von Q5 verbunden.

Die Source von Q5 ist mit dem Drain von Q6 verbunden. Das Gate von Q6 ist mit dem Gate von Q2 verbunden. Die Source von Q6 ist mit der Erde verbunden. Die Source von Q2 ist mit der Erde verbunden. Das Drain von Q2 ist mit dem Gate von Q2 verbunden. Der von Q2 ge leitete Strom ist mit i_n bezeichnet.

Die Transistoren Q1-Q6 bilden einen stromarmen Inverter. Das Verhältnis des Stromes i_p zum Strom i_n modifiziert, das heißt formt, das Eingangssignals IN der DCD-Schaltung, um das Ausgangssignal OUT zu bilden. Der Strom i_Rn ist so ausgebildet, daß er zwei Bedingungen erfüllt. Erstens, ist die Anstiegszeit t_r gleich der Abfallzeit t_f plus der Anstieg/Abfall-Fehlan passsung, die für das Eingangssignal im ungünstigsten Fall möglich ist, wenn der Strom i_p sein Minimum aufweist. Zweitens, ist die Abfallzeit t_f gleich der Anstiegszeit t_r plus der An stieg/Abfall-Fehlanpassung, die im ungünstigsten Fall für das Eingangssignal möglich ist, wenn der Strom i_p sein Maximum aufweist. Dies ermöglicht es i_p, den vollen Bereich der An stieg/Abfall-Fehlanpassung, der im Eingangssignal auftreten kann, zu löschen.

Deshalb kann der Strom i_p das DCD-Jitter des Eingangssignals adaptiv ausgleichen, wenn der Strom i_p als ein Rückkopplungsstrom eines Rückkopplungskreises ausgebildet ist.

Bei einer anderen Ausführungsform kann der Strom i_p ein fester Strom sein, und kann der Strom i_n ein variabler Rückkopplungsstrom sein.

Bei einer weiteren Ausführungsform können beide Ströme i_p und i_n variiert werden, wobei i_p die Anstiegszeit anpaßt, und i_n die Abfallzeit anpaßt. Dieses wurde so implementiert, wie es in dem Abschnitt beschrieben wird, in dem die bevorzugte Implementierung diskutiert wird.

Bei einer weiteren Ausführungsform kann die DCD-Ausgleichsschaltung 10 statt mit einem Rückkopplungsstrom mit einer Rückkopplungsspannung arbeiten.

Der DCD-Ausgleicher 10 ist eine Komponente der Ausgleichsschaltung 110 nach Fig. 2. Bei einer bevorzugten Ausführungsform entspricht der Strom i_p dem Ausgleichssteuersignal 135, IN entspricht Daten_in, und OUT entspricht Daten_out.

Empfängerimplementierung der DCD-Ausgleichsschaltung

Fig. 4 zeigt ein Blockdiagramm einer bevorzugten Ausführungsform einer erfindungsgemä ßen Empfängerimplementierung, die als adaptiver DCD-Ausgleichsempfänger 100 bezeichnet ist. Der DCD-Ausgleicher 10 empfängt die Eingangsdaten Daten- und den Rückkopplungs strom i_p.

Die Ausgangsdaten Daten Daten_{RX_EQ} des DCD-Ausgleichers 10 gehen an eine Phasenregel kreisschaltung ("PLL") der Anstiegsflanke 30 und eine PLL-Schaltung der Abfallflanke 40. Dies geschieht optional mit Hilfe eines Übergangsdiskriminators 20. Die Regel kreisschaltungen 30 und 40 können identisch zu den PLLs sein, die normalerweise für die 100Basis-T-Taktwiedergewinnung genutzt werden. Bei einer bevorzugten integrierten Schalt kreisausführung sind die Regelkreisschaltungen 30 und 40 digital, nehmen nur 100 mm² ein und verbrauchen 10 mW.

Die Ausgänge der Regelkreisschaltungen 30 und 40 gehen an einen Phasenkomparator 50. Der Ausgang des Phasenkomparators 50 geht an einen Digitalfilter 60. Der Ausgang des Di gitalfilters 60 geht an einen DigitaI/Analog-Stromwandler ("DAC") 80. Der Ausgang des Strom-DACs 80 ist der Rückkopplungsstrom i_p, welcher an den DCD-Ausgleicher 10 geht.

Der Übergangsdiskriminator 20 kann vorgesehen sein, um die Verriegelungszeit für ein Si gnal, das keine Breite aufweist, zu vermindern. Der Übergangsdiskrimator 20 ermöglicht es, die Regelkreisschaltungen 30 und 40 mit einem Signal zu verriegeln, das Übergänge enthalten kann, die, kombiniert mit dem Jitter, noch eine Breite liefern. Der Übergangsdiskriminator 20 ist vollständiger in der Anmeldung mit der Seriennummer 08/864,155 (angemeldet am 28.

Mai 1997) und dem Titel "Method and Apparatus for Adaptive Equalization using Feedback Indicative of Undercompensation", offenbart. Inhaber dieser Anmeldung ist der Anmelder der vorliegenden Anmeldung. Die Offenbarung der Anmeldung mit der Seriennummer 08/864,155 ist mittels Referenz Teil der vorliegenden Anmeldung.

In Fig. 4 ist eine bevorzugte Ausführungsform des adaptiven DCD-Ausgleichsempfängers 100 dargestellt. Dieser arbeitet wie folgt. Der DCD-Ausgleicher 10 empfängt die Eingangs daten Daten- und den Rückkopplungsstrom i_p und gibt ausgeglichene Daten Daten_{RX_EQ} aus. Die Phasenregelschaltung der Anstiegsflanke ist mit einer Anstiegsflanke der ausgeglichenen Daten verriegelt und gibt ein wiedergewonnenes Taktsignal der Anstiegsflanke aus. Die Pha senregelkreisschaltung 40 der Abfallflanke ist mit einer Abfallflanke der ausgeglichenen Da ten verriegelt und gibt ein wiedergewonnenes Taktsignal der Abfallflanke aus. Der Phasen komparator 50 empfängt das wiedergewonnene Taktsignal der Anstiegsflanke und das wie dergewonnene Taktsignal der Abfallkante und gibt ein Phasenvergleichssignal aus. Der Digi talfilter 60 empfängt das Phasenvergleichssignal und gibt ein digitales Steuerwort aus. Optio nal umfaßt der Filter 60 Schaltungstechnik, um zu prüfen, wann die PLLs 30 und 40 verrie gelt sind und um das Steuerwort nur auszugeben, wenn beide verriegelt sind. Dieses ist hilf reich, um die Regelkreiswechselwirkungen zu vermindern. Der Strom-DAC 80 empfängt das digitale Steuerwort und gibt den Rückkopplungsstrom i_p aus.

Wenn ein Eingangssignal eine DCD und Komponenten von DDJ und U aufweist, weisen die Phasenregelkreisschaltungen 30 und 40 die DDJ- und U-Komponenten solange zurück, wie die Regelkreisbandbreite niedrig gehalten ist. Beispielsweise weisen ein Schmalband-PLL in einer Übertragungsnetz-Implementierung eine Regelkreisbrandbreite von etwa 100/10⁶ und ein Breitband-PLL eine Regelkreisbandbreite von etwa 20% auf. Die wiedergewonnenen Takte der Regelkreise 30 und 40 werden mit der Flanke verriegelt, welche der Regelkreis auch immer betrachtet. Die wiedergewonnenen Taktsignale weisen etwas Jitter auf. Die mitt lere Phase wird jedoch mit dem Mittel der Jitterverteilung des Eingangssignals verriegelt, welche ein Mittel aufweist, das für den Regelkreis 30 auf der jitterlosen Anstiegsflanke und für den Regelkreis auf der jitterlosen Anstiegsflanke 40 angeordnet ist, wobei jitterlos bedeu tet, daß kein DDJ oder RJ, sondern nur DCD, vorhanden ist.

Die Komponenten in Fig. 4 entsprechen Fig. 2 wie folgt. Der DCD-Ausgleicher 10 und der optionale Übergangsdiskriminator sind Komponenten der Ausgleichsschaltung 110. Der Re gelkreis 30 und der Regelkreis 40 sind Komponenten der Signalanalyseschaltung 120. Die wiedergewonnenen Taktsignale der Regelkreise 30 und 40 entsprechen den Analyseergeb nissignalen 145. Der Phasenkomparator 50, der Filter 60 und der DAC 80 sind Komponenten der Steuerschaltung 130. Der Rückkopplungsstrom i_p entspricht dem Ausgleichssteuersignal 135. Die Signalen Daten_RX und Daten_{RX_EQ} entsprechen den Signalen Daten_in bzw. Daten_out.

In Fig. 5 ist eine 100Basis-T-Implementierung des adaptiven DCD-Ausgleichsempfängers 100 dargestellt. Der DDJ-Ausgleicher 300 empfängt ein negatives Signal Rx- und ein positi ves Signal Rx+. Der adaptive DCD-Ausgleichsempfänger 100 empfängt den Ausgang des DDJ-Ausgleichers 300. Das Taktwiedergewinnungsmodul 400 empfängt den Ausgang des adaptiven DCD-Ausgleichsempfängers 100 und gibt ein wiedergewonnenes Taktsignal RXC und ein wiedergewonnenes Datensignal RX_Daten aus. Die Anordnung des adaptiven DCD- Ausgleichsempfängers 100 hinter dem DDJ-Ausgleicher 300 ermöglicht es dem adaptiven DCD-Ausgleichsempfänger 100, die DCD zu entfernen, welche durch die Anstieg/Abfall- Fehlanpassung des Transmitters und Fehler in dem Spitzen-Detektor, der für das Dekodieren der mit Hilfe von MLT3-Kodierung ausgeführten 3-Niveau-Signalgabe benutzt wird, verur sacht sind.

Transmitterimplementierung der DCD-Ausgleichsschaltung

Fig. 6 zeigt ein Blockdiagramm einer bevorzugten Ausführungsform einer erfindungsgemä ßen Transmitterimplementierung, welche als adaptiver DCD-Ausgleichstransmitter 200 be zeichnet ist. Der DCD-Ausgleicher 210 empfängt gesendete Daten Daten_TX und einen Rück kopplungsstrom i_p. Der Ausgang des DCD-Ausgleichers 210 geht an einen Transmitter 222. Der Ausgang des Transmitters 222, das positive Datensignal TX+ und das negative Datensig nal TX-, gehen an einen Differenzkomparator 224. In Wirklichkeit wird der Transmitter 222 zum Treiben des Signals auf einem Kabel benutzt, und der Differenzkomperator 224 wird zum Erfassen des Signals auf dem Kabel benutzt.

Der Ausgang des Komparators 224 geht an eine Phasenregelkreisschaltung 230 einer An stiegsflanke und an eine Phasenregelkreisschaltung 240 einer Abfallflanke. Die Ausgänge der Regelkreisschaltungen 230 und 240 gehen an einen Phasenkomparator 250. Der Ausgang des Phasenkomparators 250 geht an einen Digitalfilter 260. Der Ausgang des Digitalfilters 260 geht an einen Strom-DAC 280, welcher den Rückkopplungsstrom i_p, der an den DCD- Ausgleicher 210 geht, ausgibt.

Alternativ kann der Transmitter 220 als ein Differenzsignalkonverter ausgebildet sein. Alter nativ kann der Differenzkomparator 224 als ein unsymmetrischer Konverter ausgebildet sein.

Eine in Fig. 6 dargestellte bevorzugte Ausführungsform des adaptiven DCD- Ausgleichstransmitters 200 arbeitet wie folgt. Der DCD-Ausgleicher 210 empfängt die gesen deten Daten Daten_TX und den Rückkopplungsstrom i_p und gibt ausgeglichene Daten Da ten_{TX_EQ} aus. Der Transmitter 222 empfängt die ausgeglichenen Daten Daten_{TX_EQ} und gibt das positive Signal TX+ und das negative Signal TX- aus. Der Differenzkomparator 224 emp fängt das positive Signal TX+ und das negative Signal TX- und gibt einen Vergleichsausgang aus. Die Phasenregelkreisschaltung 230 der Anstiegsflanke ist mit der Anstiegsflanke des Vergleichsausgangs verriegelt und gibt ein wiedergewonnenes Taktsignal der Anstiegsflanke RXC_r aus. Die Phasenregelkreisschaltung 240 der Abfallflanke ist mit einer Abfallflanke des Vergleichsausgangs verriegelt und gibt ein wiedergewonnenes Taktsignal der Abfallflanke RXC_f aus. Der Phasenkomparator 250 empfängt das wiedergewonnene Taktsignal der An stiegsflanke und des wiedergewonnenen Taktsignal der Abfallflanke und gibt ein Phasenver gleichssignal aus. Der Digitalfilter 260 empfängt das Phasenvergleichssignal und gibt ein di gitales Steuerwort. Optional umfaßt der Filter 260 Schaltungstechnik, um zu detektieren, wann die PLLs 230 und 240 verriegelt sind und um das Steuerbord nur auszugeben, wenn beide verriegelt sind. Dieses ist hilfreich, um die Regelkreiswechselwirkung zu vermindern.

Der Strom-DAC 280 empfängt das digitale Steuerwort und gibt den Rückkopplungsstrom i_p aus.

Die Komponenten der Transmitterimplementierung 200 gemäß Fig. 5 entsprechen Fig. 2 wie folgt. Die Signale Daten_TX und Daten_{TX_EQ} und i_p entsprechen Daten_in, Daten_out bzw. dem Rückkopplungssignal 135. Der DCD-Ausgleicher 210 ist eine Komponente der Ausgleichs schaltung 110. Der Transmitter 222, der Differenzkomparator 224, PLL 230 und PLL 240 sind Komponenten der Signalanalyseschaltung 120. Der Phasenkomparator 250, der Filter 260 und der Strom-DAC 280 sind Komponenten der Steuerschaltung 130.

Mehrfachanschluß-Empfängerimplementierung

Fig. 7 zeigt ein Blockdiagramm einer bevorzugten Ausführungsform einer erfindungsgemä ßen Mehrfachanschluß-Empfängerimplementierung. Der Mehrfachanschluß-Empfänger um faßt zwei funktionelle Blöcke: einen Block von Komponenten für jeden der N Anschlüsse und einen weiteren Block für die gemeinsamen Komponenten.

Jeder Anschluß umfaßt eine DCD-Ausgleichsschaltung 710, einen Digital/Analog-Wandler 780 und eine Speicherschaltung 790. Der DCD-Ausgleicher 710 und der DAC 780 entspre chen dem oben beschriebenen DCD-Ausgleicher 10 und dem DAC 80. Die Speicherschaltung 790 hält ein Ausgleichssteuersignal, das DAC 780 in den Rückkopplungsstrom i_p neu wan delt.

Die gemeinsamen Komponenten umfassen eine Multiplexerschaltung 795, einen Anstiegs flanken-PLL 730, einen Abfallflanken-PLL 740, einen Phasenkomparator 750, eine Steuer schaltung 770 und einen Digitalfilter 760. Der PLL 730, der PLL 740, der Phasenkomparator 750 und der Filter 760 entsprechen den oben beschriebenen PLL 30, PLL 40, Phasenkompa rator 50 bzw. Filter 60. Die Steuerschaltung 770 verbindet jeden Anschluß durch den Mul tiplexer 795 mit der gemeinsamen Logik, wodurch der Ausgleicherteil des Rückkopplungsre gelkreises des Anschlusses gebildet ist. Der Multiplexer 795 nimmt als Eingang N Signale von den N Anschlüssen auf und liefert, basierend auf dem Auswahlsignal von der Steuer schaltung 770, eines der Signale an PLL 730 und an PLL 740. Der Filter 760 übermittelt das Ausgleichssteuersignal an den Speicher 790.

Die in Fig. 7 dargestellte Ausführungsform arbeitet wie folgt. Jeder Anschluß X empfängt ein Signal Daten_{RX_X}. Der DCD-Ausgleicher 710 gleicht, basierend auf dem Ausgleichssteu ersignal, das Signal in ein ausgeglichenes Datensignal Daten_{RX_EQ_X} aus und übermittelt die ses Signal an den Multiplexor 795. Die Steuerschaltung 770 wählt den Anschluß X aus, in dem das Auswählsignal an den Multiplexer 795 geliefert wird. Die PLLs 730 und 740 werden mit dem ausgeglichenen Datensignal wie oben beschrieben verriegelt. Der Phasenkomparator 750 erzeugt, wie oben beschrieben, ein Vergleichssignal. Der Filter 760 erzeugt, wie oben beschrieben, das Ausgleichssteuersignal. Die Steuerschaltung 770 liefert, basierend auf dem Auswählsignal, das Ausgleichssteuersignal an den Speicher 790 des Anschlusses X (bei spielsweise über einen anderen Multiplexer (nicht dargestellt)). Danach wiederholt die Steuer schaltung 770 den beschriebenen Vorgang bei einem anderen der Anschlüsse. Jeder Speicher 790 hält sein jeweiliges, entsprechendes Ausgleichssteuersignal und liefert das Signal an den DCD-Ausgleicher 710.

Bei einer bevorzugten Ausführungsform arbeitet die Steuerschaltung 770 die Anschlüsse se quenziell ab.

Dieses ermöglicht ein Zeitmultiplexen des Rückkopplungsregelkreises des DCD-Ausgleichers zwischen N Anschlüssen, da der DCD am Empfänger entweder nicht mit der Zeit variiert oder mit der Temperatur und der Spannung des Transmitters variiert, was langsam genug sein sollte, so daß die DCD-Ausgleichsregel-kreisschaltung gemeinsam genutzt werden kann. Wenn ein Anschluß Teil der Regelkreisschaltung ist, so entspricht dessen Betrieb dem oben hinsichtlich eines einzelnen Anschlußempfängers beschrieben. Wird diese Anordnung ge nutzt, so entsteht pro Anschluß nur Steueraufwand in Form des DCD-Ausgleichers, eines Strom-DAC und einer Speicherschaltung.

Mehrfachanschluß-Transmitterimplementierung

Fig. 8 zeigt ein Blockdiagramm einer bevorzugten Ausführungsform einer erfindungsgemä ßen Mehrfachanschluß-Transmitterimplementierung. Der Mehrfachanschluß-Transmitter um faßt zwei funktionelle Blöcke: einen Block mit Komponenten für jeden der N Anschlüsse und einen weiteren Block für die gemeinsamen Komponenten.

Jeder Anschluß umfaßt eine DCD-Ausgleichsschaltung 810, einen Digital/Analog- Stromwandler (DAC) 880, eine Speicherschaltung 890, einen Transmitter 822 und einen Dif ferenzkomparator 824. Der DCD-Ausgleicher 810 und der DAC 880 entsprechen dem oben beschriebenen DCD-Ausgleicher 210 und dem oben beschriebenen DAC 280. Die Speicher schaltung 890 hält ein Ausgleichssteuersignal, welches der DAC 880 in den Rückkopplungs strom i_p umwandelt.

Alternativ ist der Transmitter 822 als ein Differnzsignalkonverter ausgebildet, und ist der Dif ferenzkomparator 824 als ein unsymmetrischer Signalkonverter ausgebildet.

Die gemeinsamen Komponenten umfassen eine Multiplexerschaltung 895, einen Anstiegs flanken-PLL 830, einen Abfallflanken-PLL 840, einen Phasenkomparator 850, eine Steuer schaltung 870 und einen Digitalfilter 860. Der PLL 830, der PLL 840, der Phasenkomparator 850 und der Filter 860 entsprechen den oben beschriebenen Komponenten PLL 230, PLL 240, Phasenkomparator 250 bzw. Filter 260. Die Steuerschaltung 870 verbindet jeden An schluß durch den Multiplexer 895 mit der gemeinsamen Logik, die den Ausgleicherteil des Rückkopplungsregelkreises des Anschlusses bildet. Der Multiplexer 895 nimmt als Eingang N Signale der N Anschlüsse auf und liefert, basierend auf einem Auswahlsignal von der Steu erschaltung 870, eines der Signale an PLL 830 und an PLL 840. Der Filter 860 übermittelt das Ausgleichssteuersignal an den Speicher 890.

Die in Fig. 8 dargestellte Ausführungsform arbeitet wie folgt. Jeder Anschluß X empfängt 30 ein Signal Daten_{TX_X}. Der DCD-Ausgleicher 810 gleicht, basierend auf dem Ausgleichssteu ersignal, das Signal in ein ausgeglichenes Datensignal Daten_{TX_EQ_X} aus und übermittelt die ses Signal an den Transmitter 822. Der Transmitter 822 erzeugt ein positives Signal TX+ und ein negatives Signal TX- und liefert diese Signale an den Differenzkomparator 824. Der Komparator 824 vergleicht diese Signale und liefert das Vergleichssignal an den Multiplexer 895. Die Steuerschaltung 870 wählt den Anschluß X aus, indem ein Auswahlsignal an den Multiplexer 895 geliefert wird. Die PLLs 830 und 840 verriegeln, wie oben beschrieben, mit dem ausgeglichenen Datensignal. Der Phasenkomparator 850 erzeugt, wie oben beschrieben, ein Vergleichssignal. Der Filter 860 erzeugt, wie oben beschrieben, das Ausgleichssteuersi gnal. Die Steuerschaltung 870 liefert, basierend auf dem Auswahlsignal, das Ausgleichssteu ersignal an den Speicher 890 des Anschlusses X (beispielsweise über einen anderen Multiple xer (nicht dargestellt)). Anschließend fährt die Steuerschaltung 870 mit einem anderen der Anschlüsse fort und wiederholt das oben genannte Verfahren. Jeder Speicher 890 hält sein jeweiliges, entsprechendes Ausgleichssteuersignal und liefen das Signal an den DCD- Ausgleicher 810.

Bei einer bevorzugten Ausführungsform arbeitet die Steuerschaltung 870 die Anschlüsse se quenziell ab.

Dieses ermöglicht ein Zeitmultiplexen des Rückkopplungsregelkreises des DCD-Ausgleichers zwischen N Anschlüssen, da der DCD am Transmitter entweder nicht mit der Zeit variiert oder mit der Temperatur und der Spannung des Transmitters variiert, wobei dieses langsam genug sein sollte, so daß der DCD-Ausgleichs-Rückkopplungsregelkreis gemeinsam genutzt werden kann. Wenn ein Anschluß Teil des Rückkopplungsregelkreises ist, wird er genauso betrieben, wie es oben hinsichtlich eines einzelnen Anschlußtransmitters beschrieben wurde. Wird diese Anordnung genutzt, so entsteht Steuerungsaufwand nur in Form des DCD- Ausgleichers, eines Strom-DAC und einer Speicherschaltung.

Bevorzugte Art der Implementierung

Die bevorzugte Art, die für die Implementierung der Erfindung in Betracht gezogen wird, umfaßt zwei Stromspiegelschaltungen und eine Phasenregelkreisschaltung.

Fig. 9 zeigt ein Blockdiagramm der bevorzugten Art der Implementierung. Zähler 910, 912, 914 und 916 zählen Pulse des Phasendetektors 920. Der Zähler 910 zählt Pulse PU_F die der Phasendetektor 920 erzeugt, wenn er einen Nacheilungsfehler der Abfallflanke des wiederge wonnenen Taktsignals des Phasenregelkreises 970 detektiert. Der Zähler 912 zählt Pulse PU_R die aufgrund eines Nacheilungsfehlers der Anstiegsflanke erzeugt werden. Der Zähler 914 zählt Pulse PD_R die aufgrund eines Vorauseilungsfehlers der Anstiegsflanke erzeugt werden. Der Zähler 916 zählt Pulse PD_F, die aufgrund eines Vorauseilungsfehlers der Ab fallflanke erzeugt werden.

Der Zähler 924 arbeitet als ein Zeitgeber, der ein CHECK-Signal an die Vergleichsschaltung 928 sendet, nachdem eine gesetzte Anzahl von Taktzyklen vorüber ist, die durch das wie dergewonnene Taktsignal des PLL 970 bestimmt ist. Wenn die Vergleichsschaltung 928 das CHECK-Signal empfängt, vergleicht die Vergleichsschaltung 928 die Ausgänge PU_F_CNT, PU_R_CNT, PD_R_CNT und PD_F_CNT der Zähler 910, 912, 914 bzw. 916. Das CHECK- Signal verursacht weiterhin ein Zurücksetzen der Zähler 910, 912, 914 und 916.

Die Vergleichsschaltung 928 erzeugt ein RAISE-Signal, wenn PD_F_CNT < PD_R_CNT oder PU_R_CNT < PU_F_CNT ist. Dieses tritt auf, wenn der PLL mit einem Signal verrie gelt ist, das im Zeitmittel mehr hoch als niedrig ist. Die Vergleichsschaltung 928 erzeugt ein LOWER-Signal, wenn PD_R_CNT < PD_F_CNT oder PU_F_CNT < PU_R_CNT ist. Dieses tritt auf, wenn PLL mit einem Signal verriegelt ist, das im Zeitmittel mehr niedrig als hoch ist.

Die Signale RAISE und LOWER gelten für eine Taktzyklus. Das RAISE-Signal ist der Ein gang für den Pulsfolgedämpfer (PSA) 932. Das LOWER-Signal ist der Eingang des PSA 932, wobei die Ausgänge des PSA 930 und des PSA 932 an den Zähler 936 gehen. Der Zähler 936 wird um eins vermindert, wenn PSA 930 eine Ausgabe macht, und wird um eins erhöht, wenn PSA 932 eine Ausgabe macht. Das Ausgangssignal CONTROL des Zählers 936 geht an die Digital/Analog-Stromwandler (DAC) 940 und 950.

Der Strom-DAC 940 gibt einen Strom CURRENT_R aus, der umgekehrt proportional zu dem Steuersignal CONTROL ist. Dieser Strom wird durch den Stromspiegler 942 an den Span nungserzeuger 944 gespiegelt, so daß eine Steuerspannung V_R erzeugt ist, welche die Ver zögerungsstufen 960 und 962 vorbelastet. Wenn das Steuersignal CONTROL abfällt, steigt CURRENT_R, fällt V_R und die P-Kanal-Stromquellen in den Verzögerungsstufen 960 und 962 liefern mehr Strom, so daß die Anstiegszeit des Eingangssignals Daten_RX sich vermindert, so daß das Ausgangssignal Daten_{RX_EQ} erzeugt wird.

In ähnlicher Weise gibt der Strom-DAC 950 einen Strom CURRENT_R aus, der propotional zu dem Steuersignal CONTROL ist. Dieser Strom wird durch den Stromspiegel 952 an den Spannungserzeuger 954 gespiegelt, so daß eine Steuerspannung V_F erzeugt ist, welche die Verzögerungsstufen 960 und 962 vorbelastet. Wenn das Steuersignal CONTROL sich ver mindert, fallen CURRENT_R und V_F, und liefern die N-Kanal-Stromquellen der Verzöge rungsstufen 960 und 962 weniger Strom, so daß die Abfallzeit des Eingangssignals Daten_RX sich vergrößert, so daß das Ausgangssignal Daten_{RX_EQ} erzeugt wird.

Um den Rückkopplungsregelkreis zu vervollständigen, wird das Ausgangssignal Daten_{RX_EQ} an den PLL 970 geliefert, welcher das Taktsignal wiedergewinnt.

Die in Fig. 9 dargestellten Komponenten entsprechen Fig. 2 wie folgt. Die Signale Daten_RX und Daten_{RX_EQ} entsprechen Daten_in bzw. Daten_out. Die Signale CURRENT_R und CUR- RENT_F entsprechen dem Rückkopplungssignal 135. Die Stromspiegel 942 und 952, die Spannungserzeuger 944 und 954 und die Verzögerungsschaltungen 960 und 962 sind Kom ponenten der Ausgleichsschaltung 110. Der PLL 970 und der Phasendetektor 920 sind Kom ponenten der Signalanalyseschaltung 120. Die Zähler 910, 912, 914, 916, 924 und 936, die Vergleichsschaltung 928, die Pulsfolgedämpfer 930 und 932 und die Strom-DACs 940 und 950 sind Komponenten der Steuerschaltung 130.

Bei der Ausführung der Erfindung können die hier beschriebenen Ausführungsformen in ver schiedener Weise variiert werden. Die folgenden Ansprüche sollen den Umfang der Erfin dung definieren, so daß Strukturen und ihre Äqvivalente hiervon erfaßt sind.

Claims

1. Vorrichtung mit einer Schaltung zum adaptiven Ausgleichen eines Eingangsdatensi gnals durch Entfernen eines Arbeitszyklus-Störungsjitters von dem Eingangsdatensi gnal, umfassend:

- eine Ausgleichsschaltung, die konfiguriert ist, um ein Ausgleichssteuersignal zu empfangen, um in Übereinstimmung hiermit ein Eingangsdatensignal zu empfangen und auszugleichen und um in Übereinstimmung hiermit ein aus geglichenes Datensignal zu liefern, welches eine Vielzahl von Anstiegs- und Abfallflanken mit zugehörigen Anstiegs- bzw. Abfallzeiten umfaßt, wobei die Anstiegs- und die Abfallzeiten im wesentlichen gleich sind;
- eine mit der Ausgleichsschaltung verbundene Signalanalyseschaltung, die kon figuriert ist, um das ausgeglichene Datensignal zu empfangen und zu analysie ren und um in Übereinstimmung hiermit eine Vielzahl von Analyseergeb nissignalen zu liefern, wobei jedes der Analyseergebnissignale eine von einer Vielzahl von Kenngrößen des ausgeglichenen Datensignals repräsentiert;
- eine mit der Signalanalyseschaltung und der Ausgleichsschaltung verbundene Steuerschaltung, die konfiguriert ist, um die Vielzahl der Analyseergeb nissignale zu empfangen und zu verarbeiten und um in Übereinstimmung hiermit das Ausgleichssteuersignal zu liefern.

2. Vorrichtung nach Anspruch 1, wobei die Ausgleichsschaltung eine stromgesteuerte Inverterschaltung aufweist, und wobei das Ausgleichssteuersignal ein Stromsignal umfaßt.

3. Vorrichtung nach Anspruch 2, die stromgesteuerte Inverterschaltung umfassend:

- eine erste Stromspiegelschaltung, die konfiguriert ist, um einen Eingangsstrom zu empfangen und um in Übereinstimmung hiermit einen ersten Spiegelstrom zu liefern;
- eine zweite Stromspiegelschaltung, die konfiguriert ist, um das Stromsignal zu empfangen und um in Übereinstimmung hiermit einen zweiten Spiegelstrom zu liefern; und
- eine zwischen die erste und die zweite Stromspiegelschaltung gekoppelte In verterschaltung, die konfiguriert ist, um den ersten und zweiten Spiegelstrom und das Eingangsdatensignal zu empfangen und um in Übereinstimmung hiermit das ausgeglichene Datensignal zu liefern.

4. Vorrichtung nach Anspruch 1, wobei das Ausgleichssteuersignal ein erstes Stromsi gnal und ein zweites Stromsignal umfaßt, wobei das zweite Stromsignal umgekehrt propotional zum ersten Stromsignal ist, die Ausgleichsschaltung umfassend:

- eine erste Stromspiegelschaltung, die konfiguriert ist, um das erste Stromsignal zu empfangen und um in Übereinstimmung hiermit einen ersten Ausgang zu erzeugen;
- eine zweite Stromspiegelschaltung, die konfiguriert ist, um das zweite Strom spiegelsignal zu empfangen und um in Übereinstimmung hiermit einen zwei ten Ausgang zu erzeugen;
- eine erste Spannungserzeugerschaltung, die konfiguriert ist, um den ersten Ausgang zu empfangen und um in Übereinstimmung hiermit eine erste Span nung zu erzeugen;
- eine zweite Spannungserzeugerschaltung, die konfiguriert ist, um den zweiten Ausgang zu empfangen und um in Übereinstimmung hiermit eine zweite Spannung zu erzeugen; und
- eine Verzögerungsschaltung, die konfiguriert ist, um die erste Spannung und die zweite Spannung zu empfangen und um in Übereinstimmung hiermit das ausgeglichene Datensignal zu liefern.

5. Vorrichtung nach einem der vorangehenden Ansprüche, wobei die Signalanalyse schaltung eine Taktsignalgewinnungsschaltung umfaßt, die konfiguriert ist, um Takt information des ausgeglichenen Datensignals zu extrahieren und um in Übereinstim mung hiermit eine Vielzahl von Taktsignalen als die Vielzahl von Analyseergeb nissignalen zu liefern, wobei jedes von der Vielzahl von Taktsignalen eine von einer Vielzahl von Taktkenngrößen des ausgeglichenen Datensignals repräsentiert.

6. Vorrichtung nach Anspruch 5, die Taktsignalgewinnungsschaltung umfassend:

- eine erste Phasenregelkreisschaltung, die konfiguriert ist, um mit den Anstiegs flanken des ausgeglichenen Datensignals phasenverriegelt zu werden und um in Übereinstimmung hiermit ein erstes, wiedergewonnenes Taktsignal als ein erstes der Vielzahl von Taktsignalen zu liefern; und
- eine zweite Phasenregelkreisschaltung, die konfiguriert ist, um mit den Abfall flanken des ausgeglichenen Datensignals phasenverriegelt zu werden und um in Übereinstimmung hiermit ein zweites, wiedergewonnenes Taktsignal als ein zweites der Vielzahl von Taktsignalen zu liefern.

7. Vorrichtung nach Anspruch 5, die Taktsignalgewinnungs schaltung umfassend:

- eine Phasenregelkreisschaltung, die konfiguriert ist, um mit dem ausgegliche nen Datensignal phasenverriegelt zu werden und um in Übereinstimmung hier mit ein wiedergewonnenes Taktsignal zu erzeugen;
- eine erste Phasendetektorschaltung, die konfiguriert ist, um das wiedergewon nene Taktsignal zu empfangen und um in Übereinstimmung hiermit selektiv ein erstes Signal, welches auf einen Vorauseilfehler der Anstiegskanten des wiedergewonnenen Taktsignals hindeutet, und ein zweites Signal zu erzeugen, das auf einen Nacheilfehler der Anstiegsflanken hinweist; und
- eine zweite Phasendetektorschaltung, die konfiguriert ist, um das wiederge wonnene Taktsignal zu empfangen und um in Übereinstimmung hiermit ein drittes Signal, welches auf einen Vorauseilfehler der Abfallflanken des wie dergewonnenen Taktsignals hindeutet, und ein viertes Signal selektiv zu er zeugen, welches auf einen Nacheilfehler der Abfallflanken hindeutet.

8. Vorrichtung nach Anspruch 6, wobei:

- die erste Phasenregelkreisschaltung konfiguriert ist, um ein erstes Phasenver riegelungsanzeigesignal zu liefern, welches anzeigt, wenn das erste wiederge wonnene Taktsignal mit den Anstiegsflanken des ausgeglichenen Datensignals phasenverriegelt ist;
- die zweite Phasenregelkreisschaltung konfiguriert ist, um ein zweites Phasen verriegelungsanzeigesignal zu liefern, welches anzeigt, wenn das zweite wie dergewonnene Taktsignal mit den Abfallflanken des ausgeglichenen Datensi gnals phasenverriegelt ist; und
- die Steuerschaltung konfiguriert ist, um das erste und das zweite Phasenverrie gelungsanzeigesignal zu empfangen und um in Übereinstimmung hiermit das Ausgleichssteuersignal zu liefern.

9. Vorrichtung nach Anspruch 5, die Taktsignalgewinnungs schaltung umfassend:

- einen Differenzsignalkonverter, der konfiguriert ist, um das ausgeglichene Datensignal zu empfangen und in ein Differenzdatensignal umzuwandeln;
- einen unsymmetrischen Signalkonverter, der mit dem Differenzsignalkonverter verbunden ist und konfiguriert ist, um das Differenzdatensignal zu empfangen und in ein unsymmetrisches Datensignal umzuwandeln, welches eine Vielzahl von Anstiegs- und Abfallflanken umfaßt, die den Anstiegs- und Abfallflanken des ausgeglichenen Datensignals entsprechen;
- eine erste Phasenregelkreisschaltung, die konfiguriert ist, um mit den Anstiegs flanken des unsymmetrischen Datensignals phasenverriegelt zu werden und um in Übereinstimmung hiermit ein erstes wiedergewonnenes Taktsignal als ein erstes von der Vielzahl von Taktsignalen zu liefern; und
- eine zweite Phasenregelkreisschaltung, die konfiguriert ist, um mit den Abfall flanken des unsymmetrischen Datensignals phasenverriegelt zu werden und um in Übereinstimmung hiermit ein zweites, wiedergewonnenes Taktsignal als ein zweites von der Vielzahl von Taktsignalen zu liefern.

10. Vorrichtung nach Anspruch 9, wobei:

- die erste Phasenregelkreisschaltung konfiguriert ist, um ein erstes Phasenver riegelungsanzeigesignal zu liefern, welches anzeigt, wenn das erste, wieder gewonnene Taktsignal mit den Anstiegsflanken des ausgeglichenen Datensi gnals phasenverriegelt ist;
- die zweite Phasenregelkreisschaltung konfiguriert ist, um ein zweites Phasen verriegelungsanzeigesignal zu liefern, welches anzeigt, wenn das zweite, wie dergewonnene Taktsignal mit den Abfallflanken des ausgeglichenen Datensi gnals phasenverriegelt ist; und
- die Steuerschaltung konfiguriert ist, um das erste und das zweite Phasenverrie gelungsanzeigesignal zu empfangen und um in Übereinstimmung hiermit das Ausgleichssteuersignal zu liefern.

11. Vorrichtung nach einem der vorangehenden Ansprüche, die Steuerschaltung umfas send:

- eine Signalvergleichsschaltung, die konfiguriert ist, um die Vielzahl der Ana lyseergebnissignale zu empfangen und um in Übereinstimmung hiermit ein Vergleichsergebnissignal zu liefern; und
- eine Verarbeitungsschaltung, die mit der Signalvergleichsschaltung verbunden ist und konfiguriert ist, um das Vergleichsergebnissignal zu empfangen und zu verarbeiten und um in Übereinstimmung hiermit das Ausgleichssteuersignal zu liefern.

12. Vorrichtung nach Anspruch 11, wobei die Signalvergleichsschaltung eine Phasen komparatorschaltung umfaßt.

13. Vorrichtung nach Anspruch 11 oder 12, die Verarbeitungsschaltung umfassend:

- eine Digitalfilterschaltung, die konfiguriert ist, um das Vergleichsergeb nissignal zu filtern und um in Übereinstimmung hiermit ein gefiltertes Signal zu liefern; und
- eine Digital/Analog-Wandlerschaltung, die mit der Digitalfilterschaltung ver bunden ist und konfiguriert ist, um das gefiltertes Signal zu empfangen und in ein Analogsignal umzuwandeln.

14. Vorrichtung nach Anspruch 11, die Signalvergleichsschaltung umfassend:

- eine Vielzahl von Zählerschaltungen, die jeweils konfiguriert sind, um eines von der Vielzahl von Analyseergebnissignalen zu empfangen, um in Überein stimmung hiermit einen kumulativen Wert des einen Signals zu speichern und um in Übereinstimmung hiermit ein kumulatives Wertsignal auszugeben; und
- eine Komparatorschaltung, die konfiguriert ist, um das kumulative Signal von jeder von der Vielzahl der Zählerschaltungen zu empfangen und um in Über einstimmung hiermit das Vergleichsergebnissignal zu liefern.

15. Vorrichtung nach Anspruch 11 oder 14, die Verarbeitungsschaltung umfassend:

- einen Zähler, der konfiguriert ist, um das Vergleichsergebnissignal zu empfan gen und um in Übereinstimmung hiermit ein Steuersignal zu erzeugen;
- eine erste Digital/Analog-Wandlerschaltung, die konfiguriert ist, um das Steu ersignal zu empfangen und in Übereinstimmung hiermit ein erstes Ausgangssi gnal, welches proportional zu dem Steuersignal ist, zu erzeugen; und
- eine zweite Digital/Analog-Wandlerschaltung, die konfiguriert ist, um das Steuersignal zu empfangen und um in Übereinstimmung hiermit ein zweites Ausgangssignal, welches umgekehrt proportional zu dem Steuersignal ist, zu erzeugen.

16. Vorrichtung mit einer Schaltung zum adaptiven Ausgleichen eines Eingansdatensi gnals durch Entfernen eines Arbeiszyklus-Störungsjitters von dem Eingangsdatensi gnal, umfassend:

- eine Vielzahl von Ausgleichsschaltungen, die jeweils konfiguriert sind, um ein Auswahlsignal und ein Ausgleichssteuersignal zu empfangen, um in Überein stimmung hiermit ein Eingangsdatensignal zu empfangen und auszugleichen und um in Übereinstimmung hiermit ein ausgeglichenes Datensignal zu liefern, welches eine Vielzahl von Anstiegs- und Abfallflanken mit zugehörigen An stiegs- bzw. Abfallzeiten aufweist, wobei die Anstiegs- und Abfallzeiten im wesentlichen gleich sind;
- eine Multiplexerschaltung, die konfiguriert ist, um eine Vielzahl ausgegliche ner Datensignale zu empfangen und um in Übereinstimmung hiermit und ba sierend auf dem Auswahlsignal eines von der Vielzahl ausgeglichener Daten signale auszugeben;
- eine Signalanalyseschaltung, die mit der Multiplexerschaltung verbunden ist und konfiguriert ist, um das eine von der Vielzahl zu empfangen und zu analy sieren und um in Übereinstimmung hiermit eine Vielzahl von Analyseergeb nissignalen zu liefern, wobei jedes der Analyseergebnissignale eine von einer Vielzahl von Kenngrößen des ausgeglichenen Datensignals repräsentiert; und
- eine Steuerschaltung, die mit der Signalanalyseschaltung, der Multiplexer schaltung und der Vielzahl von Ausgleichsschaltungen verbunden ist und kon figuriert ist, um die Vielzahl der Analyseergebnissignale zu empfangen und zu verarbeiten, um in Übereinstimmung hiermit das Ausgleichssteuersignal zu lie fern und um das Auswahlsignal auszugeben.

17. Vorrichtung nach Anspruch 16, die Signalanalyseschaltung umfassend: eine Taktsi gnalgewinnungsschaltung, die konfiguriert ist, um Taktinformation aus dem ausgegli chenen Datensignal zu extrahieren und um in Übereinstimmung hiermit eine Vielzahl von Taktsignalen als die Vielzahl von Analyseergebnissignalen zu liefern, wobei jedes von der Vielzahl der Taktsignale eine von einer Vielzahl von Taktkenngrößen des ausgeglichenen Datensignals repräsentiert.

18. Vorrichtung nach Anspruch 17, die Taktsignalgewinnungs-schaltung umfassend:

19. Vorrichtung nach Anspruch 18, wobei:

- die erste Phasenregelkreisschaltung konfiguriert ist, um ein erstes Phasenver riegelungsanzeigesignal zu liefern, welches anzeigt, wenn das erste, wiederge wonnene Taktsignal mit den Anstiegsflanken des ausgeglichenen Datensignals phasenverriegelt ist;
- wobei die zweite Phasenregelkreisschaltung konfiguriert ist, um ein zweites Phasenverriegelungsanzeigesignal zu liefern, welches anzeigt, wenn das zwei te, wiedergewonnene Taktsignal mit den Abfallflanken des ausgeglichenen Datensignals phasenverriegelt ist; und
- die Steuerschaltung konfiguriert ist, um das erste und das zweite Phasenverrie gelungsanzeigesignal zu empfangen und um in Übereinstimmung hiermit das Ausgleichssteuersignal zu liefern.

20. Vorrichtung nach einem der Ansprüche 16 bis 19, jede der Vielzahl von Aus gleichsschaltungen umfassend:

- eine stromgesteuerte Inverterschaltung;
- eine Digital/Analog-Stromwandlerschaltung, die mit der stromgesteuerten In verterschaltung verbunden ist und konfiguriert ist, um ein gespeichertes Aus gleichssteuersignal zu empfangen und um in Übereinstimmung hiermit ein Stromausgleichssteuersignal an die wandlergesteuerte Inverterschaltung aus zugeben; und
- eine Speicherschaltung, die mit der Digital/Analog-Stromwandlerschaltung verbunden ist und konfiguriert ist, um das Auswählsignal zu empfangen, um das Ausgleichssteuersignal zu empfangen und zu speichern und in Überein stimmung hiermit das gespeicherte Ausgleichssteuersignal auszugeben.

21. Vorrichtung nach Anspruch 20, die stromgesteuerte Inverterschaltung umfassend:

- eine erste Stromspiegelschaltung, die konfiguriert ist, um einen Eingangsstrom zu empfangen und um in Übereinstimmung hiermit einen ersten Spiegelstrom zu liefern;
- eine zweite Stromspiegelschaltung, die konfiguriert ist, um das Stromaus gleichssteuersignal zu empfangen und um in Übereinstimmung hiermit einen zweiten Spiegelstrom zu liefern; und
- eine Inverterschaltung, die zwischen die erste und die zweite Stromspiegel schaltung gekoppelt ist und konfiguriert ist, um den ersten und den zweiten Spiegelstrom und das Eingangsdatensignal zu empfangen und um in Überein stimmung hiermit das ausgeglichene Datensignal zu liefern.

22. Vorrichtung nach einem der Ansprüche 16 bis 21, jede von der Vielzahl der Aus gleichsschaltungen weiterhin umfassend:

- einen Differenzsignalkonverter, der konfiguriert ist, um das ausgeglichene Datensignal zu empfangen und in ein Differenzdatensignal umzuwandeln; und
- einen unsymmetrischen Signalkonverter, der mit dem Differenzsignalkonverter verbunden ist und konfiguriert ist, um das Differenzdatensignal zu empfangen und in ein unsymmetrisches Datensignal umzuwandeln, welches eine Vielzahl von Anstiegs- und Abfallflanken umfaßt, die Anstiegs- und Abfallflanken des ausgeglichenen Datensignals entsprechen.

23. Vorrichtung nach Anspruch 22, wobei:

- die erste Phasenregelkreisschaltung konfiguriert ist, um ein erstes Phasenver riegelungsanzeigesignal zu liefern, welches anzeigt, wenn das erste, wiederge wonnene Taktsignal mit den Anstiegsflanken des ausgeglichenen Datensignals phasenverriegelt ist;
- die zweite Phasenregelkreisschaltung konfiguriert ist, um ein zweites Phasen verriegelungsanzeigesignal zu liefern, welches anzeigt, wenn das zweite, wie dergewonnene Taktsignal mit den Abfallflanken des ausgeglichenen Datensi gnals phasenverriegelt ist; und
- die Steuerschaltung konfiguriert ist, um das erste und das zweite Phasenverrie gelungssanzeigesignal zu empfangen und um in Übereinstimmung hiermit das Ausgleichssteuersignal zu liefern.

24. Vorrichtung nach einem der Ansprüche 16 bis 23, die Steuerschaltung umfassend:

- eine Auswählschaltung, die mit der Multiplexerschaltung und der Vielzahl von Ausgleichsschaltungen verbunden ist und konfiguriert ist, um das Auswahlsi gnal zu erzeugen;
- eine Signalvergleichsschaltung, die konfiguriert ist, um die Analyseergeb nissignale zu empfangen und zu vergleichen und um in Übereinstimmung hiermit ein Vergleichsergebnissignal zu liefern; und
- eine Signalsverarbeitungsschaltung, die mit der Signalvergleichsschaltung ver bunden ist und konfiguriert ist, um das Vergleichsergebnissignal zu empfangen und zu verarbeiten und um in Übereinstimmung hiermit das Aus gleichssteuersignal zu liefern.

25. Vorrichtung nach Anspruch 24, wobei die Signalvergleichsschaltung eine Phasen komparatorschaltung umfaßt.

26. Vorrichtung nach Anspruch 24 oder 25, wobei die Verarbeitungsschaltung eine Digi talfilterschaltung aufweist.

27. Vorrichtung zum adaptiven Ausgleichen eines Eingangsdatensignals durch Entfernen eines Arbeitszyklus-Störungsjitters aus dem Eingangsdatensignal, mit folgenden Ver fahrensschritte:

- Empfangen eines Ausgleichssteuersignals und des Eingangsdatensignals;
- Ausgleichen des Eingangsdatensignals basierend auf dem Ausgleichssteuersig nal;
- Analysieren des ausgeglichenen Datensignals und Erzeugen eines Analyseer gebnissignals; und
- Erzeugen des Ausgleichssteuersignals basierend auf dem Analyseergeb nissignal.

28. Verfahren nach Anspruch 27, bei dem der Schritt zum Analysieren die folgenden Schritte umfaßt:

- Extrahieren von Taktinformation aus dem ausgeglichenen Datensignal; und
- Erzeugen einer Vielzahl von Taktsignalen als das Analyseergebnissignal basie rend auf der Taktinformation.

29. Verfahren nach Anspruch 27, bei dem der Schritt zum Analysieren die folgenden Schritte umfaßt:

- Phasenverriegeln des ausgeglichenen Datensignals mit den Anstiegsflanken;
- Erzeugen eines ersten, wiedergewonnenen Taktsignals als eine erste Kompo nente des Analyseergebnissignals basierend auf der Anstiegsflankenverriege lung;
- Phasenverriegeln der Abfallflanken des ausgeglichenen Datensignals; und
- Erzeugen eines zweiten, wiedergewonnenen Taktsignals als eine zweite Kom ponente des Analyseergebnissignals basierend auf der Abfallflankenverriege lung.