KR100315965B1 - 듀티 사이클 왜곡의 어댑티브 이퀄라이징을 위한 장치 및 방법 - Google Patents

듀티 사이클 왜곡의 어댑티브 이퀄라이징을 위한 장치 및 방법 Download PDF

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Abstract

어댑티브 이퀄라이제이션(adaptive equalization)에 의해 데이터로부터 듀티 사이클 왜곡 지터(duty cycle distortion jitter)를 제거하는 장치 및 방법이 개시되어 있다. 상기 장치는 이퀄라이제이션 제어신호에 의거하여 입력데이터를 이퀄라이징하는 이퀄라이제이션 회로, 신호해석회로, 그리고 상기 이퀄라이제이션 제어신호를 발생시키는 제어회로를 포함한다. 다중포트 장치는 복수의 이퀄라이제이션 회로, 멀티플렉서, 신호해석회로, 그리고 제어회로를 포함한다. 방법은, 이퀄라이제이션 제어신호 및 입력데이터 신호를 수신하는 단계, 상기 이퀄라이제이션 제어신호에 의거하여 상기 입력데이터 신호를 이퀄라이징하는 단계, 상기 이퀄라이징 데이터 신호를 해석하여 해석결과신호를 발생시키는 단계, 그리고 상기 해석결과신호에 의거하여 상기 이퀄라이제이션 제어신호를 발생시키는 단계를 포함한다.

Description

듀티 사이클 왜곡의 어댑티브 이퀄라이징을 위한 장치 및 방법{APPARATUS AND METHOD TO ADAPTIVELY EQUALIZE DUTY CYCLE DISTORTION}
본 발명은 신호로부터 듀티 사이클 왜곡 지터를 제거하는 회로에 관한다. 특히, 본 발명은 상기 지터의 피드백 제어를 제공하는 위상동기루프 및 회복클록신호의 사용에 관한다.
통신시스템에서의 트랜스미터는 이상적이지 않다. 이상적이지 않은 것 중의 하나는 상승/하강 불일치인데, 이것이 듀티 사이클 왜곡 ('DCD') 지터를 발생시킨다.
도 1a 는 DCD가 없는 경우를 도시하는데, 즉, 상승시간 (tr)이 하강시간 (tf)과 동일하다. 신호 RXdata는 데이터신호의 가능한 전이를 도시한다. 신호 RXCr는 RXdata의 상승에지전이에 동기된 위상동기루프 ('PLL')로부터 발생된 회복클록을 도시한다. 신호 RXCf는 RXdata의 하강에지전이에 동기된 PLL로부터 발생된 회복클록을 도시한다. RXCr과 RXCf는 정확하게 동상임을 주목한다. 도 1b 는 tr이 tf보다 더 작은 경우를 도시한다. 이로 인해 RXCr은 위상차만큼 RXCf를 앞선다.
도 1c 는, tr이 tf보다 더 클 때를 도시하고, RXCr가 위상차만큼 RXCf다음에 온다.
상승/하강 불일치는 시스템에 대한 지터버짓(jitter budget)을 소비한다.예를 들면, 전형적인 100Base-T 이더넷을 사용하여, 상승/하강 불일치에 기인한 고정지터는 3ns의 제로-투-피크(zero to peak) 지터버짓의 22%를 차지할 수 있다. 내장 클록주파수가 계속 상승함에 따라, 상승/하강 불일치는 지터버짓의 훨씬 더 큰 부분이 된다.
상기 문제는 리시버(receiver)에 한정되는 것이 아니다. 100Base-T 및 1000FX/CX 이더넷의 엄밀한 상승/하강 불일치 사양을 충족시킬 수 있는 트랜스미터를 설계하는 것은 어렵다. 클록회복에 앞서 상기 듀티 사이클 왜곡 ('DCD')을 제거하는 방법이 개발될 수 있으면, 클록회복 시스템은 입력신호상의 감소된 지터를 처리하게 될 것이므로 더 용이한 태스크(task)를 가지게 될 것이다.
예를 들면, 100Base-T 이더넷에서, 0.67 ns DCD, 1 ns 데이터 종속 지터 ('DDJ'), 1.3 ns 가우시안(Gaussian) 지터 ('RJ')를 갖는 신호는 단지 1ns 제로-투-피크의 아이(eye)를 갖는다. DCD가 제거될 수 있다면, 상기 아이는 1.67ns 제로-투-피크로 증가하여, 67% 증가한다. 이렇게 개선되면 더 저렴한 클록회복모듈을 설계하는데 사용될 수 있다. 이것은 더 저렴한 DDJ 이퀄라이저를 설계하는데 사용될 수도 있는데, 이것은 대부분의 DDJ를 제거하고 100Base-T 물리적계층에서의 대부분의 전력 및 칩면적을 소비한다.
데이터의 양쪽 에지를 검사하므로써 PLL 위상검출기가 DCD에 더 많은 로버스트(robust)를 만들게 할 수 있다. 이에 의해 PLL은 바이모달(bimodal) 지터분포에서의 양쪽 평균의 중간점에 동기할 것이다. PLL은 상승 및 하강에지 위상오류에 동일한 가중치를 주기 때문에, PLL은 상승에지만을 검사하는 PLL과 하강에지만을 검사하는 PLL이 동기할 곳 사이의 중간에 동기한다. 이것은, 상기 아이가 DCD의 절반과 동일한 양만큼 감소된다는 것을 의미한다. 이것은 클록회복 PLL이 DCD 이퀄라이제이션 없이 할 수 있는 최선이다.
또한, DCD 이퀄라이제이션의 현재의 몇가지 방법은 상승 및 하강시간을 샘플링하고 그리고나서 규정된 수의 샘플이 수집된 후의 조정을 계산한다. 더 안정된 방식으로 계산된 조정의 필요성이 있다.
또한, 현재의 몇가지 방법은, NRZ 비트 시퀀스가 '0101' 또는 '1010'일 때의 위상오류를 검사하기만 한다. 즉, 상기 방법은 1비트씩 분리된 두개의 전이를 필요로 한다. 이것은 몇가지 위상정보를 낭비한다. 더 많은 위상정보를 이용하기 위해 모든 전이를 검사할 필요가 있다.
끝으로, 현재의 몇가지 방법은 조정 분해능(adjust resolution)이 버퍼지연인 DCD를 보정한다. 상기 조정 분해능을 감소시킬 필요가 있다.
본 발명은, DCD 지터의 어댑티브 이퀄라이징을 위한 두 개의 위상동기루프회로를 제공하므로써 종래기술에서의 상기 및 타 문제점을 해결한다. 본 발명은 규정된 수의 샘플 후의 조정보다는 클록신호의 연속적인 조정을 허용한다. 본 발명은 또한 모든 신호전이를 볼 수 있고 더 많은 위상정보에 의거하여 조정할 수 있다.
일실시예에 따르면, 본 발명에 따른 장치는 듀티 사이클 왜곡 지터를 제거하므로써 입력데이터 신호의 어댑티브 이퀄라이징을 하고, 이퀄라이제이션 회로,신호해석회로, 그리고 제어회로를 포함한다. 이퀄라이제이션 회로는 이퀄라이제이션 제어신호를 수신하고 입력데이터 신호를 수신하여 이퀄라이징하고, 그리고 이퀄라이징된 데이터신호를 제공하도록 구성된다. 상기 이퀄라이징된 데이터신호는 연관된 상승 및 하강시간을 갖는 복수의 상승 및 하강에지를 포함하는데, 상기 상승 및 하강시간은 실질적으로 동일하다. 신호해석회로는 이퀄라이제이션 회로와 결합되고 상기 이퀄라이징된 데이터신호를 수신하여 해석하고, 그리고 복수의 해석결과신호를 제공하도록 구성된다. 해석결과신호의 각각은 상기 이퀄라이징된 데이터신호의 복수의 특성 중 하나를 나타낸다. 제어회로는 상기 신호해석회로 및 이퀄라이제이션 회로와 결합되고 복수의 해석결과신호를 수신하여 처리하고, 그리고 이퀄라이제이션 제어신호를 제공하도록 구성된다.
다른 실시예에 따르면, 다중포트 장치는 듀티 사이클 왜곡 지터를 제거하므로써 입력데이터 신호의 어댑티브 이퀄라이징을 하고, 복수의 이퀄라이제이션 회로, 멀티플렉서 회로, 신호해석회로, 그리고 제어회로를 포함한다. 복수의 이퀄라이제이션 회로의 각각은 선택신호 및 이퀄라이제이션 제어신호를 수신하고 입력데이터 신호를 수신하여 이퀄라이징하고 이퀄라이징된 데이터신호를 제공하도록 구성된다. 상기 이퀄라이징된 데이터신호는 각각 연관된 상승 및 하강시간을 갖는 복수의 상승 및 하강에지를 포함하는데, 상승 및 하강시간은 실질적으로 동일하다. 멀티플렉서 회로는 복수의 이퀄라이징된 데이터신호를 수신하고 상기 선택신호에 의거하여 복수의 이퀄라이징된 데이터신호 중의 하나를 출력하도록 구성된다. 신호해석회로는 멀티플렉서 회로와 결합되고, 상기 하나의 이퀄라이징된 데이터신호를 수신하여 해석하고 복수의 해석결과신호를 제공하도록 구성된다. 상기 해석결과신호의 각각은 상기 이퀄라이징된 데이터신호의 복수의 특성 중의 하나를 나타낸다. 제어회로는 신호해석회로, 멀티플렉서 회로, 그리고 복수의 이퀄라이제이션 회로와 결합되고, 그리고 복수의 해석결과신호를 수신하여 처리하고 이퀄라이제이션 제어신호를 제공하도록 구성되고 상기 선택신호를 출력하도록 구성된다.
또다른 실시예에 따르면, 본 발명에 따른 방법은, 듀티 사이클 왜곡 지터를 제거하므로써 입력데이터 신호의 어댑티브 이퀄라이징을 하고, 그리고 이퀄라이제이션 제어신호 및 입력데이터 신호를 수신하는 단계, 상기 이퀄라이제이션 제어신호에 의거하여 입력데이터 신호를 이퀄라이징하는 단계, 상기 이퀄라이징된 데이터신호를 해석하여 해석결과신호를 발생시키는 단계, 그리고 상기 해석결과신호에 의거하여 이퀄라이제이션 제어신호를 발생시키는 단계를 포함한다.
본 발명의 특색과 장점은, 다음의 상세한 설명과 본 발명의 원리가 사용되는 실시예를 설명한 첨부도면을 참조하므로써 더 잘 이해될 것이다.
도 1a 는 DCD 지터가 없는 신호 및 대응하는 회복클록신호의 도해이다.
도 1b 는 상승시간보다 더 큰 하강시간으로부터 DCD 지터를 갖는 신호 및 대응하는 회복클록신호의 도해이다.
도 1c 는 하강시간보다 더 큰 상승시간으로부터 DCD 지터를 갖는 신호 및 대응하는 회복클록신호의 도해이다.
도 2 는 본 발명 일반의 블록도이다.
도 3 은 DCD 이퀄라이저의 회로도이다.
도 4 는 본 발명의 일실시예에 따른 리시버 실행의 블록도이다.
도 5 는 도 4 의 리시버 실시예의 100Base-T 실행을 도시하는 블록도이다.
도 6 은 본 발명의 다른 실시예에 따른 트랜스미터 실행의 블록도이다.
도 7 은 본 발명의 다른 실시예에 따른 다중포트 리시버 실행의 블록도이다.
도 8 은 본 발명의 또다른 실시예에 따른 다중포트 트랜스미터 실행의 블록도이다.
도 9 는 본 발명의 일태양의 최선모드 실행의 블록도이다.
* 도면의 주요부분에 대한 부호의 설명 *
10 : DCD 이퀄라이저
20 : 전이 디스크리미네이터(transition discriminator)
30, 230, 730, 830 : 상승에지(rising edge) 위상동기루프회로
40, 240, 740, 840 : 하강에지(falling edge) 위상동기루프회로
50, 250, 750, 850 : 위상 비교기 60, 260, 760, 860 : 디지털 필터
110 : 이퀄라이제이션 회로 80, 280, 780, 880, 940, 950 : 전류 DAC
120 : 신호해석회로 130, 770, 870 : 제어회로
135 : 이퀄라이제이션 제어신호 145 : 해석결과신호
100 : 어댑티브 DCD 이퀄라이제이션 리시버
200 : 어댑티브 DCD 이퀄라이제이션 트랜스미터
210 : DCD 이퀄라이저 222, 822 : 트랜스미터
224, 824 : 차동 비교기 300 : DDJ 이퀄라이저
400 : 클록 회복 모듈 790, 890 : 메모리 회로
795, 895 : 멀티플렉서 710, 810 : DCD 이퀄라이제이션 회로
920 : 위상 검출기 910, 912, 914, 916, 924, 936 : 카운터
942, 952 : 전류미러회로(current mirror circuit)
928 : 비교회로 944, 954 : 전압 발생기
960, 962 : 지연회로 970 : 위상동기루프회로
930, 932 : 펄스 스트림 어테뉴에이터(pulse stream attenuator)
상기와 같이, 본 발명은 듀티 사이클 왜곡 ('DCD') 이퀄라이저 회로를 사용하여 종래기술의 문제점을 해결한다. 본 절은 DCD 이퀄라이저 회로, 리시버 실행, 트랜스미터 실행, 다중포트 리시버 실행, 그리고 다중포트 트랜스미터 실행을 기술한다. 트랜스미터에서, 본 발명은 트랜스미트 지터사양을 충족시키도록 돕는다. 리시버에서, 본 발명은, 대응하는 트랜스미터가 본 발명을 실행하지 않을 때 더 용이한 클록신호회복 및 DDJ 이퀄라이제이션을 허용한다.
본 발명의 일반적인 실시예
도 2 는 본 발명의 일반을 도시한다. 이 도면은 이퀄라이제이션 회로 (110), 신호해석회로 (120), 그리고 제어회로 (130)를 도시한다.
이퀄라이제이션 회로 (110)는, 이퀄라이제이션 제어신호 (135)를 수신하고 입력데이터 신호 (Datain)를 수신하여 이퀄라이징하고, 그리고 이퀄라이징된 데이터신호 (Dataout)를 제공하도록 구성된다. 상기 이퀄라이징된 데이터신호 (Dataout)는 연관된 상승 및 하강시간을 갖는 복수의 상승 및 하강에지를 포함하는데, 상기 상승 및 하강시간은 실질적으로 동일하다.
신호해석회로 (120)는 이퀄라이제이션 회로와 결합되고 이퀄라이징된 데이터신호 (Dataout)를 수신하여 해석하고, 그리고 복수의 해석결과신호 (145)를 제공하도록 구성된다. 상기 해석결과신호의 각각은 이퀄라이징된 데이터신호 (Dataout)의 복수의 특성 중의 하나를 나타낸다.
제어회로 (130)는 신호해석회로 (120) 및 이퀄라이제이션 회로 (110)와 결합되고, 복수의 해석결과신호 (145)를 수신하여 처리하고, 그리고 이퀄라이제이션 제어신호 (135)를 제공하도록 구성된다.
상기 일반 구성요소는 다음 절에서 더 상세히 설명된다.
DCD 이퀄라이저 회로
도 3 은 DCD 이퀄라이저 (10)를 도시한다. 바람직한 일실시예에서, 상기 회로는 6개의 트랜지스터 (Q1-Q6)를 포함한다. 트랜지스터 (Q1, Q3, Q4)는 PMOS 트랜지스터이고, 트랜지스터 (Q2, Q5, Q6)는 NMOS 트랜지스터이다.
Q1에서, 그 소스는 기준전압에 접속되고, 그 게이트 및 드레인은 Q3의 게이트에 접속된다. Q1에 의한 전류는 ip이라 한다. Q3에서, 그 소스는 기준전압에 접속되고, 그 드레인은 Q4의 소스에 접속된다. Q4에서, 그 게이트는 DCD 이퀄라이저 회로입력 (IN) 및 Q5의 게이트에 접속되고, 그 드레인은 DCD 이퀄라이저 회로출력 (OUT) 및 Q5의 드레인에 접속된다.
Q5에서, 그 소스는 Q6의 드레인에 접속된다. Q6에서, 그 게이트는 Q2의 게이트에 접속되고, 그 소스는 접지에 접속된다. Q2에서, 그 소스는 접지에 접속되고, 그 드레인은 그 게이트에 접속된다. Q2에 의한 전류는 in이라 한다.
트랜지스터 (Q1-Q6)는 '전류 스타브드(current starved)' 인버터를 형성한다. 전류 (in)에 대한 전류 (ip)의 비는, 출력신호 (OUT)를 형성하기 위해 DCD 회로입력신호 (IN)를 수정, 예컨대, 틀잡는다. 전류 (in)는 두 조건을 충족시키도록 정해진다. 첫째, 전류 (ip)가 그 최저값일 때, 상승시간 (tr)은, 입력신호에서 가능한 최악의 상승/하강 불일치를 하강시간 (tf)에 더한 값과 동일하다. 둘째, 전류 (ip)가 그 최대값일 때, 하강시간 (tf)은, 입력신호에서 가능한 최악의 상승/하강 불일치를 상승시간 (tr)에 더한 값과 동일하다. 이에 의해 전류(ip)는 입력신호에서 발생할 수 있는 상승/하강 불일치의 전 범위를 소거할 수 있다.
따라서, 전류 (ip)가 피드백 루프의 일부인 피드백 전류라면, 전류 (ip)는 입력신호의 DCD 지터의 어댑티브 이퀄라이징을 할 수 있다.
다른 실시예에서, 전류 (ip)는 고정전류일 수 있고 전류 (in)는 가변 피드백전류일 수 있다.
또다른 실시예에서, ip및 in가 모두 가변적일 수 있는데, 이때 ip는 상승시간을 조정하고 in은 하강시간을 조정한다. 이것은 최선모드 실행을 논의하는 절에서 설명되는 바와 같이 실행되었다.
또다른 실시예에서, DCD 이퀄라이저 (10)는 피드백 전류 대신 피드백 전압으로 동작할 수 있다.
DCD 이퀄라이저 (10)는 도 2 의 이퀄라이제이션 회로 (110)의 한 구성요소이다. 바람직한 일실시예에서, 전류 (ip)는 이퀄라이제이션 제어신호 (135)에 대응하고, IN은 Datain에 대응하고, OUT은 Dataout에 대응한다.
DCD 이퀄라이저 회로의 리시버 실행
도 4 는 본 발명의 리시버 실행의 바람직한 일실시예의 블록도를 도시하는데, 어댑티브 DCD 이퀄라이제이션 리시버 (100)라 한다. DCD 이퀄라이저 (10)는 입력데이터 (DataRX) 및 피드백전류 (ip)를 수신한다.
DCD 이퀄라이저 (10)의 출력 (DataRX_EQ)은, 선택적으로 전이 디스크리미네이터 (20)를 경유하여, 상승에지 위상동기루프 ('PLL') 회로 (30) 및 하강에지 PLL 회로 (40)로 진행한다. 루프회로 (30, 40)는 통상 100Base-T 클록회복에 사용된 PLL과 동일할 수 있다. (바람직한 집적회로 일실시예에서, 루프회로 (30, 40)는 디지털이고, 점유면적은 단지 100 mil2이고, 10 mW를 소비한다.)
루프회로 (30, 40)의 출력은 위상 비교기 (50)로 진행한다. 위상 비교기 (50)의 출력은 디지털 필터 (60)로 진행한다. 디지털 필터 (60)의 출력은 전류 디지털-아날로그 변환기 ('DAC')(80)로 진행한다. 전류 DAC (80)의 출력은 피드백전류 (ip)이고, 이것은 DCD 이퀄라이저 (10)로 진행한다.
전이 디스크리미네이터 (20)는 아이없는 신호에 대한 동기시간을 감소시키기 위해 포함될 수 있다. 전이 디스크리미네이터 (20)는, 지터와 결합되어 아이를 제공하는 전이를 포함하게 될 수 있는 신호에 루프회로 (30, 40)가 동기하게 한다. 전이 디스크리미네이터 (20)는, 본 출원의 양수인에 의해 공유되고 발명의 명칭이 'Method and Apparatus for Adaptive Equalization using Feedback Indicative of Undercompensation'인 출원 시리얼번호 08/864,155 (1997년 5월 28일 출원)에 더 상세히 기술되어 있는데, 그 개시물이 참고로 여기 첨부되어 있다.
어댑티브 DCD 이퀄라이제이션 리시버 (100)의 상기 바람직한 실시예는, 도 4 에 기술된대로, 다음과 같이 동작한다. DCD 이퀄라이저 (10)는 입력데이터 (DataRX) 및 피드백전류 (ip)를 수신하여, 이퀄라이징된 데이터 (DataRX_EQ)를 출력한다. 상승에지 위상동기루프회로 (30)는 상기 이퀄라이징된 데이터의 상승에지에 동기하여, 상승에지 회복클록신호를 출력한다. 하강에지 위상동기루프회로 (40)는 상기 이퀄라이징된 데이터의 하강에지에 동기하여, 하강에지 회복클록신호를 출력한다. 위상 비교기 (50)는 상기 상승에지 회복클록신호 및 하강에지 회복클록신호를 수신하여, 위상비교신호를 출력한다. 디지털 필터 (60)는 상기 위상비교신호를 수신하여 디지털 제어워드를 출력한다. 선택적으로, 디지털 필터 (60)는, PLL (30, 40)이 동기상태인 때를 검출하여 두 PLL이 모두 동기상태일 때만 제어워드를 출력하는 회로를 포함하는데, 이것은 루프 인터랙션(loop interaction)을 감소시키는 데 도움이 된다. 전류 DAC (80)는 디지털 제어워드를 수신하여 피드백 전류 (ip)를 출력한다.
입력신호가 DCD와 DDJ 및 RJ의 구성요소를 가질 때, 위상동기루프 (30, 40)는 루프 대역폭이 좁은 상태를 유지하는 한 DDJ 및 RJ 구성요소를 제거할 것이다. 예를 들면, 이더넷 실행에서, 협대역 PLL은 약 100ppm의 루프 대역폭을 갖고, 광대역 PLL은 약 20 퍼센트의 루프 대역폭을 갖는다. 루프 (30, 40)로부터의 회복클록은 루프가 검사하는 어떠한 에지든지에 모두 동기할 것이다. 회복클록신호상에 지터가 있을 것이지만, 평균위상은 입력신호 지터분포의 평균에 동기될 것인데, 이것은 루프 (30)에 대한 지터레스(jitterless) 상승에지와 루프 (40)에 대한 지터레스 하강에지에 위치된 평균을 가질 것인데, 여기서 지터레스는 DDJ 또는 RJ가 아니고, DCD 만을 의미한다.
도 4 의 구성요소는 다음과 같이 도 2 에 대응한다. DCD 이퀄라이저 (10)와 선택적 전이 디스크리미네이터 (20)는 이퀄라이제이션 회로 (110)의 구성요소이다. 루프 (30)와 루프 (40)는 신호해석회로 (120)의 구성요소이다. 루프 (30 및 40)로부터의 회복클록신호는 해석결과신호 (145)에 대응한다. 위상 비교기 (50), 디지털 필터 (60), 그리고 DAC (80)는 제어회로 (130)의 구성요소이다. 피드백 전류 (ip)는 이퀄라이제이션 제어신호 (135)에 대응한다. 신호 (DataRX및 DataRX_EQ)는 신호 (Datain및 Dataout)에 각각 대응한다.
도 5 는 어댑티브 DCD 이퀄라이제이션 리시버 (100)의 100Base-T 실행을 도시한다. DDJ 이퀄라이저 (300)는 네거티브 신호 (Rx-)와 포지티브 신호 (Rx+)를 수신한다. 어댑티브 DCD 이퀄라이제이션 리시버 (100)는 DDJ 이퀄라이저 (300)의 출력을 수신한다. 클록회복 모듈 (400)은 어댑티브 DCD 이퀄라이제이션 리시버 (100)의 출력을 수신하여, 회복클록신호 (RXC)와 회복 데이터신호 (RXdata)를 출력한다. DDJ 이퀄라이저 (300) 다음에 어댑티브 DCD 이퀄라이제이션 리시버 (100)를 위치시키므로써, 어댑티브 DCD 이퀄라이제이션 리시버 (100)는 트랜스미터 상승/하강 불일치에 의해 야기되고 그리고 MLT3 인코딩에 의해 이뤄진 3-레벨 신호를 디코딩하기 위해 사용된 피크 검출기에서의 오류에 의해 야기된 DCD를 제거한다.
DCD 이퀄라이저 회로의 트랜스미터 실행
도 6 은 본 발명의 트랜스미터 실행의 바람직한 일실시예의 블록도를 도시하는데, 어댑티브 DCD 이퀄라이제이션 트랜스미터 (200)라 한다. DCD 이퀄라이저 (210)는 전송된 데이터 (DataTX)와 피드백 전류 (ip)를 수신한다. DCD 이퀄라이저 (210)의 출력은 트랜스미터 (222)로 진행한다. 트랜스미터 (222)의 출력인 포지티브 데이터신호 (TX+)와 네거티브 데이터신호 (TX-)는 차동 비교기 (224)로 진행한다. 실제로, 트랜스미터 (222)는 케이블상의 신호를 구동하도록 사용되고, 차동 비교기 (224)는 케이블상의 신호를 감지하도록 사용된다.
비교기 (224)의 출력은 상승에지 위상동기루프회로 (230)와 하강에지 위상동기루프회로 (240)로 진행한다. 루프회로 (230, 240)의 출력은 위상 비교기 (250)로 진행한다. 위상 비교기 (250)의 출력은 디지털 필터 (260)로 진행한다. 디지털 필터 (260)의 출력은 피드백 전류 (ip)를 출력하는 전류 DAC (280)로 진행하고, 전류 DAC는 DCD 이퀄라이저 (210)로 진행한다.
대안으로, 트랜스미터 (222)는 차동신호 변환기일 수 있고, 차동 비교기 (224)는 싱글엔디드(single-ended) 신호 변환기일 수 있다.
도 6 에 도시된 바와 같이, 어댑티브 DCD 이퀄라이제이션 트랜스미터 (200)의 바람직한 일실시예는, 다음과 같이 동작한다. DCD 이퀄라이저 (210)는 전송된 데이터 (DataTX) 및 피드백 전류 (ip)를 수신하여, 이퀄라이징된 데이터 (DataTX_EQ)를 출력한다. 트랜스미터 (222)는 상기 이퀄라이징된 데이터 (DataTX_EQ)를 수신하여, 포지티브 신호 (TX+)와 네거티브 신호 (TX-)를 출력한다. 차동 비교기 (224)는 포지티브 신호 (TX+)와 네거티브 신호 (TX-)를 수신하여, 비교된출력을 출력한다. 상승에지 위상동기루프회로 (230)는 상기 비교된 출력의 상승에지에 동기하여, 상승에지 회복클록신호 (RXCr)를 출력한다. 하강에지 위상동기루프회로 (240)는 상기 비교된 출력에 동기하여 하강에지 회복클록신호 (RXCf)를 출력한다. 위상 비교기 (250)는 상승에지 회복클록신호와 하강에지 회복클록신호를 수신하여, 위상비교신호를 출력한다. 디지털 필터 (260)는 위상비교신호를 수신하여, 디지털 제어워드를 출력한다. 선택적으로, 디지털 필터 (260)는, PLL (230, 240)이 동기상태인 때를 검출하여, 두 PLL이 모두 동기상태일 때만 제어워드를 출력하는 회로를 포함하는데, 이것은 루프 인터랙션을 감소시키는데 도움이 된다. 전류 DAC (280)는 디지털 제어워드를 수신하여, 피드백 전류 (ip)를 출력한다.
트랜스미터 실행 (200)의 구성요소는, 도 6 에 도시된대로, 다음과 같이 도 2 에 대응한다. DataTX, DataTX_EQ, ip신호는 각각 Datain, Dataout, 피드백 신호 (135)에 대응한다. DCD 이퀄라이저 (210)는 이퀄라이제이션 회로 (110)의 한 구성요소이다. 트랜스미터 (222), 차동 비교기 (224), PLL (230), 그리고 PLL (240)은 신호해석회로 (120)의 구성요소이다. 위상 비교기 (250), 디지털 필터 (260), 그리고 전류 DAC (280)는 제어회로 (130)의 구성요소이다.
다중포트 리시버 실행
도 7 은 본 발명의 다중포트 리시버 실행의 바람직한 일실시예의 블록도를 도시한다. 다중포트 리시버는 두 개의 기능블록, 즉, N 포트 각각에 대한 구성요소블록 및 공유된 구성요소에 대한 다른 블록을 포함한다.
각 포트는, DCD 이퀄라이제이션 회로 (710), 디지털-아날로그 변환기 (780), 그리고 메모리 회로 (790)를 구비한다. DCD 이퀄라이저 (710) 및 DAC (780)는 상기와 같이 DCD 이퀄라이저 (10) 및 DAC (80)에 대응한다. 메모리 회로 (790)는 DAC (780)가 피드백 전류 (ip)로 변환시키는 이퀄라이제이션 제어신호를 유지한다.
공유된 구성요소는, 멀티플렉서 (795), 상승에지 PLL (730), 하강에지 PLL (740), 위상 비교기 (750), 제어회로 (770), 그리고 디지털 필터 (760)를 포함한다. PLL (730), PLL (740), 위상 비교기 (750), 그리고 디지털 필터 (760)는, 상기와 같이 PLL (30), PLL (40), 위상 비교기 (50), 그리고 디지털 필터 (60)에 각각 대응한다. 제어회로 (770)는 멀티플렉서 (795)를 거친 각 포트를 공유된 로직(logic)에 접속하여, 상기 포트의 이퀄라이저가 피드백 루프의 일부를 형성하게 한다. 제어회로 (770)로부터의 선택신호에 의거하여, 멀티플렉서 (795)는 N 포트로부터 N 신호를 입력으로서 취하여 상기 신호중 하나를 PLL (730) 및 PLL (740)에 제공한다. 디지털 필터 (760)는 이퀄라이제이션 제어신호를 메모리 회로(790)에 전달한다.
도 7 에 도시된 실시예는 다음과 같이 동작한다. 각 포트 X 는 신호 (DataRX_X)를 수신한다. DCD 이퀄라이저 (710)는 이퀄라이제이션 제어신호에 의거한 신호를 이퀄라이징하여 이퀄라이징된 데이터신호 (DataRX_EQ_X)를 만들어 이 신호를 멀티플렉서 (795)로 전달한다. 제어회로 (770)는 선택신호를 멀티플렉서 (795)에 제공하여 포트 X 를 선택한다. PLL (730, 740)은 상기와 같이 상기 이퀄라이징된 데이터신호에 동기한다. 위상 비교기 (750)는 상기와 같이 비교신호를 발생시킨다. 디지털 필터 (760)는 상기와 같이 이퀄라이제이션 제어신호를 발생시킨다. 제어회로 (770)는 선택신호에 의거한 포트 X 에 대해 이퀄라이제이션 제어신호를 메모리 회로(790)에 제공한다 (예컨대, 다른 멀티플렉서 (도시되지 않음)를 경유하여). 그리고나서, 제어회로 (770)는 상기 포트 중의 다른 하나로 진행하여 상기 처리를 반복한다. 각 메모리 회로(790)는 그 각각의 대응하는 이퀄라이제이션 제어신호를 유지하여 이 신호를 DCD 이퀄라이저 (710)에 제공한다.
바람직한 일실시예에서, 제어회로 (770)는 순차적으로 각 포트를 통해 진행한다.
이것은 DCD 이퀄라이저에 대한 피드백 루프가 N 포트 사이에서 시분할 다중화되게 하는데, 그 이유는 리시버에서의 DCD가 비시변적(non-time varying)이거나 또는 트랜스미터의 온도 및 전압에 따라 변화할 것이기 때문이므로, 이것은 DCD 이퀄라이저 피드백 루프가 공유될 수 있을 만큼 충분히 느리게 변화하여야 한다. 한 포트가 피드백 루프의 일부일 때, 단일 포트 리시버에 관해서는 동작은 상기와 동일하다. 상기 배치를 이용하면, 포트당 오버헤드(overhead per port)는 단지 DCD 이퀄라이저, 전류 DAC, 그리고 메모리 회로뿐일 것이다.
다중포트 트랜스미터 실행
도 8 은 본 발명의 다중포트 트랜스미터 실행의 바람직한 일실시예의 블록도를 도시한다. 다중포트 트랜스미터는 두 개의 기능블록, 즉, N 포트 각각에 대한 구성요소의 블록 및 공유된 구성요소에 대한 다른 블록을 포함한다.
각 포트는, DCD 이퀄라이제이션 회로 (810), 전류 디지털-아날로그 변환기 (DAC)(880), 메모리 회로 (890), 트랜스미터 (822), 그리고 차동 비교기 (824)를 구비한다. DCD 이퀄라이저 (810)와 DAC (880)는 상기와 같이 DCD 이퀄라이저 (210)와 DAC (280)에 대응한다. 메모리 회로 (890)는 DAC (880)가 피드백 전류 (ip)로 변환시키는 이퀄라이제이션 제어신호를 유지한다.
대안으로, 트랜스미터 (822)는 차동신호 변환기이고, 차동 비교기 (824)는 싱글엔디드 신호 변환기이다.
공유된 구성요소는, 멀티플렉서 (895), 상승에지 PLL (830), 하강에지 PLL (840), 위상 비교기 (850), 제어회로 (870), 그리고 디지털 필터 (860)를 포함한다. PLL (830), PLL (840), 위상 비교기 (850), 그리고 디지털 필터 (860)는 상기와 같이 각각 PLL (230), PLL (240), 위상 비교기 (250), 그리고 디지털 필터 (260)에 대응한다. 제어회로 (870)는 멀티플렉서 (895)를 거친 각 포트를 공유된 로직에 접속하여, 상기 포트의 이퀄라이저가 피드백 루프의 일부를 형성하게 한다. 제어회로 (870)로부터의 선택신호에 의거하여, 멀티플렉서 (895)는 N 포트로부터 N 신호를 입력으로서 취하여 상기 신호중 하나를 PLL (830)과 PLL (840)에 제공한다. 디지털 필터 (860)는 이퀄라이제이션 제어신호를 메모리 회로(890)로 전달한다.
도 8 에 도시된 실시예는 다음과 같이 동작한다. 각 포트 X 는 신호 DataTX_X를 수신한다. DCD 이퀄라이저 (810)는 상기 이퀄라이제이션 제어신호에 의거한 신호를 이퀄라이징하여 이퀄라이징된 데이터신호 (DataTX_EQ_X)를 만들고 이 신호를 트랜스미터 (822)로 전달한다. 트랜스미터 (822)는 포지티브 신호 (TX+)와 네거티브 신호 (TX-)를 발생시키고 이들을 차동 비교기 (824)에 제공한다. 비교기 (824)는 상기 신호를 비교하여 상기 비교된 신호를 멀티플렉서 (895)에 제공한다. 제어회로 (870)는 선택신호를 멀티플렉서 (895)에 제공하여 포트 X 를 선택한다. PLL (830, 840)은 상기와 같이 상기 이퀄라이징된 데이터신호에 동기한다. 위상 비교기 (850)는 상기와 같이 비교신호를 발생시킨다. 디지털 필터 (860)는 상기와 같이 이퀄라이제이션 제어신호를 발생시킨다. 제어회로 (870)는 선택신호에 의거한 포트 X 에 대해 이퀄라이제이션 제어신호를 메모리 회로 (890)에 제공한다 (예컨대, 다른 멀티플렉서 (도시되지 않음)를 경유하여). 그리고나서, 제어회로 (870)는 상기 포트중 다른 하나로 진행하여 상기 처리를 반복한다. 각 메모리 회로(890)는 그 각각의 대응하는 이퀄라이제이션 제어신호를 유지하여 이 신호를 DCD 이퀄라이저 (810)에 제공한다.
바람직한 일실시예에서, 제어회로 (870)는 순차적으로 각 포트를 통해 진행한다.
이것은 DCD 이퀄라이저에 대한 피드백 루프가 N 포트 사이에서 시분할 다중화되게 하는데, 그 이유는 트랜스미터에서의 DCD가 비시변적이거나 또는 트랜스미터의 온도 및 전압에 따라 변화할 것이기 때문이므로, 이것은 DCD 이퀄라이저 피드백 루프가 공유될 수 있을 만큼 충분히 느리게 변화하여야 한다. 한 포트가 피드백 루프의 일부일 때, 단일 포트 트랜스미터에 관해서는 동작은 상기와 동일하다. 상기 배치를 이용하면, 포트당 오버헤드는 단지 DCD 이퀄라이저, 전류 DAC, 그리고 메모리 회로뿐일 것이다.
최선모드 실행
본 발명의 실행을 위한 최선모드는 두 개의 전류미러회로와 한 개의 위상동기루프회로를 포함한다.
도 9 는 최선모드의 블록도를 도시한다. 카운터 (910, 912, 914, 916)는 위상 검출기 (920)로부터의 펄스를 카운트한다. 카운터 (910)는 위상 검출기 (920)가 위상동기루프 (970)로부터의 회복클록신호의 하강에지에서의 래깅오류(lagging error)를 검출할 때 발생시키는 펄스 (PU_F)를 카운트한다. 카운터 (912)는 상승에지에서의 래깅오류로부터 발생된 펄스 (PU_R)를 카운트한다. 카운터 (914)는 상승에지에서의 리딩오류(leading error)로부터 발생된 펄스 (PD_R)를 카운트한다. 카운터 (916)는 하강에지에서의 리딩오류로부터 발생된 펄스 (PD_F)를 카운트한다.
카운터 (924)는 타이머로서 동작하여, PLL (970)로부터의 회복클록신호로부터 결정된대로, 일군의 클록사이클이 통과한 후에 CHECK 신호를 비교회로 (928)로 보낸다. 비교회로 (928)가 CHECK 신호를 수신할 때, 비교회로 (928)는 카운터(910, 912, 914, 916)의 출력 (PU_F_CNT, PU_R_CNT, PD_R_CNT, PD_F_CNT)을 각각 비교한다. 또한 CHECK 신호에 의해 카운터 (910, 912, 914, 916)가 리셋한다.
PD_F_CNT > PD_R_CNT 또는 PU_R_CNT > PU_F_CNT 이면, 비교회로 (928)는 RAISE 신호를 발생시킨다. 이것은 PLL이 로우타임(low time)보다 더 높은 평균 하이타임(high time)을 갖는 신호에 동기될 때 발생할 것이다. PD_R_CNT > PD_F_CNT 또는 PU_F_CNT > PU_R_CNT 이면, 비교회로 (928)는 LOWER 신호를 발생시킨다. 이것은 PLL이 하이타임보다 더 높은 평균 로우타임을 갖는 신호에 동기될 때 발생할 것이다.
신호 (RAISE, LOWER)는 한 클록사이클 동안 어서트(assert)된다. RAISE 신호는 펄스 스트림 어테뉴에이터 (PSA)(930)로 입력되고, LOWER 신호는 PSA (932)로 입력되고, 이 둘은 카운터 (936)로 출력된다. 카운터 (936)는 PSA (930)가 출력할 때마다 하나씩 카운트 다운하고, PSA (932)가 출력할 때마다 하나씩 카운트 업한다. 카운터 (936)의 출력신호 (CONTROL)는 전류 디지털-아날로그 변환기 (DAC) (940, 950)로 진행한다.
전류 DAC (940)는 제어신호 (CONTROL)에 역비례하는 전류 (CURRENT_R)를 출력한다. 이 전류는 전류미러회로 (942)를 통해 전압 발생기 (944)로 미러(mirror)되는데, 이것은 지연회로 (960, 962)를 바이어스하는 제어전압 (V_R)을 생성한다. 제어신호 (CONTROL)가 감소함에 따라, CURRENT_R이 증가하고, V_R이 감소하여, 지연회로 (960, 962)에서의 p채널 전류원이 더 많은 전류를 공급하는데, 이것은 입력신호 (DataRX)의 상승시간을 감소시켜, 출력신호 (DataRX_EQ)를 생성한다.
마찬가지로, 전류 DAC (950)는 제어신호 (CONTROL)에 비례하는 전류 (CURRENT_F)를 출력한다. 이 전류는 전류미러회로 (952)를 통해 전압 발생기 (954)로 미러되는데, 이것은 지연회로 (960, 962)를 바이어스하는 제어전압 (V_F)을 생성한다. 제어신호 (CONTROL)가 감소함에 따라, CURRENT_F이 감소하고, V_F가 감소하여, 지연회로 (960, 962)에서의 n채널 전류원이 더 적은 전류를 공급하는데, 이것은 입력신호 (DataRX)의 하강시간을 증가시켜, 출력신호 (DataRX_EQ)를 생성한다.
피드백 루프를 완료하기 위해, 출력신호 (DataRX_EQ)는 PLL (970)로 제공되고, 이것은 클록신호를 회복한다.
도 9 에 도시된 구성요소는 다음과 같이 도 2 에 대응한다. 신호 DataRX및 DataRX_EQ는 Datain및 Dataout에 각각 대응한다. 신호 CURRENT_R 및 CURRENT_F는 피드백 신호 (135)에 대응한다. 전류미러회로 (942, 952), 전압 발생기 (944, 954), 그리고 지연회로 (960, 962)는 이퀄라이제이션 회로 (110)의 구성요소이다. PLL (970) 및 위상 검출기 (920)는 신호해석회로 (120)의 구성요소이다. 카운터 (910, 912, 914, 916, 924, 936), 비교회로 (928), 펄스 스트림 어테뉴에이터 (930, 932), 그리고 전류 DAC (940, 950)는 제어회로 (130)의 구성요소이다.
여기 기술된 본 발명의 상기 실시예에 대한 다양한 대안이 본 발명을 실행할 때 사용될 수도 있음은 물론이다. 다음의 청구범위는 본 발명의 범위를 규정짓고 상기 청구범위 내의 구조 및 그 등가물은 이에 의해 적용된다.
본 발명에 따라, DCD 지터의 어댑티브 이퀄라이징을 하기 위한 두 개의 위상동기루프회로를 제공하므로써 종래기술에서의 상기 및 타 문제점을 해결할 수 있다.

Claims (5)

  1. 듀티 사이클 왜곡 지터를 입력데이터 신호로부터 제거하므로써 입력데이터 신호의 어댑티브 이퀄라이징을 하기 위한 회로를 포함하는 장치에 있어서,
    이퀄라이제이션 제어신호와 입력데이터 신호를 수신하고, 상기 이퀄라이제이션 제어신호에 의하여 상기 입력데이터 신호를 이퀄라이징하여, 이퀄라이징된 데이터 신호를 제공하며, 상기 이퀄라이징된 데이터 신호는 실질적으로 동일한 상승시간 및 하강시간을 갖는 복수의 상승 및 하강에지를 포함하도록 구성된 이퀄라이제이션 회로;
    상기 이퀄라이제이션 회로에 결합되고, 상기 이퀄라이징된 데이터신호를 수신하여 해석하고 그에 따라 복수의 해석결과신호를 제공하도록 구성되고 상기 해석결과신호의 각각은 상기 이퀄라이징된 데이터신호의 복수의 특성 중의 하나를 나타내는 신호해석회로; 및
    상기 신호해석회로 및 상기 이퀄라이제이션 회로에 결합되고, 상기 복수의 해석결과신호를 수신하여 처리하고 그에 따라 상기 이퀄라이제이션 제어신호를 제공하는 제어회로를 포함하는 것을 특징으로 하는 장치.
  2. 제 1 항에 있어서,
    상기 이퀄라이제이션 회로는 전류제어 인버터 회로를 포함하고; 및
    상기 이퀄라이제이션 제어신호는 전류신호를 포함하는 것을 특징으로 하는 장치.
  3. 제 1 항에 있어서, 상기 이퀄라이제이션 제어신호는 제 1 전류신호와, 상기 제 1 전류신호에 역비례하는 제 2 전류신호를 포함하며, 상기 이퀄라이제이션 회로는,
    상기 제 1 전류신호를 수신하고 그에 따라 제 1 출력을 발생시키도록 구성된 제 1 전류미러회로;
    상기 제 2 전류신호를 수신하고 그에 따라 제 2 출력을 발생시키도록 구성된 제 2 전류미러회로;
    상기 제 1 출력을 수신하고 그에 따라 제 1 전압을 발생시키도록 구성된 제 1 전압발생회로;
    상기 제 2 출력을 수신하고 그에 따라 제 2 전압을 발생시키도록 구성된 제 2 전압발생회로;
    상기 제 1 전압 및 상기 제 2 전압을 수신하고 그에 따라 상기 이퀄라이징된 데이터신호를 제공하도록 구성된 지연회로를 포함하는 것을 특징으로 하는 장치.
  4. 듀티 사이클 왜곡 지터를 입력데이터 신호로부터 제거하므로써 입력데이터 신호의 어댑티브 이퀄라이징을 하기 위한 회로를 포함하는 장치에 있어서,
    각각이 선택신호, 이퀄라이제이션 제어신호 및 입력데이터 신호를 수신하고 상기 이퀄라이제이션 제어신호에 따라서 입력데이터 신호를 이퀄라이징하여, 이퀄라이징된 데이터신호를 제공하며, 상기 이퀄라이징된 데이터신호가 실질적으로 동일한 상승시간 및 하강시간을 갖는 복수의 상승 및 하강에지를 포함하는 복수의 이퀄라이제이션 회로;
    복수의 이퀄라이징된 데이터신호를 수신하고 그에 따라 상기 선택신호에 의거하여 상기 복수의 이퀄라이징된 데이터신호 중의 하나를 출력하도록 구성된 멀티플렉서 회로;
    상기 멀티플렉서 회로에 결합되고, 상기 복수의 이퀄라이징된 데이터신호 중의 상기 하나를 수신하여 해석하고 그에 따라 복수의 해석결과신호를 제공하도록 구성되고, 상기 해석결과신호의 각각은 상기 이퀄라이징된 데이터신호의 복수의 특성 중의 하나를 나타내는 신호해석회로; 및
    상기 신호해석회로, 상기 멀티플렉서 회로, 및 상기 복수의 이퀄라이제이션 회로에 결합되고, 상기 복수의 해석결과신호를 수신하여 처리하고 그에 따라 상기 이퀄라이제이션 제어신호를 제공하며, 상기 선택신호를 출력하도록 구성된 제어회로를 포함하는 것을 특징으로 하는 장치.
  5. 듀티 사이클 왜곡 지터를 입력데이터 신호로부터 제거하므로써 입력데이터 신호의 어댑티브 이퀄라이징을 하는 방법에 있어서,
    이퀄라이제이션 제어신호 및 상기 입력데이터 신호를 수신하는 단계;
    상기 이퀄라이제이션 제어신호에 의거하여 상기 입력데이터 신호를 이퀄라이징하는 단계;
    상기 이퀄라이징된 데이터신호를 해석하여 해석결과신호를 발생시키는 단계; 및
    상기 해석결과신호에 의거하여 상기 이퀄라이제이션 제어신호를 발생시키는 단계를 포함하며,
    상기 이퀄라이제이션 제어신호에 의거하여 이퀄라이징된 입력데이터 신호는 실질적으로 동일한 상승시간과 하강시간을 갖는 것을 특징으로 하는 방법.
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