DE69103769T2

DE69103769T2 - Ausrichtung der phase eines taktsignals.

Info

Publication number: DE69103769T2
Application number: DE69103769T
Authority: DE
Inventors: Gwendolyn Harris; Alstine Valerie Van; Mark Wight
Original assignee: Northern Telecom Ltd
Current assignee: Nortel Networks Ltd
Priority date: 1990-11-29
Filing date: 1991-11-13
Publication date: 1994-12-22
Anticipated expiration: 2011-11-14
Also published as: CA2096628C; CA2096628A1; WO1992010044A1; US5148113A; EP0559671B1; DE69103769D1; EP0559671A1

Description

Gebiet der Erfindung

Diese Erfindung bezieht sich auf eine Schaltung zur Bestimmung des Phasenfehlers zwischen einem Datenstrom und einem Taktsignal und insbesondere auf eine derartige Schaltung, bei der der Datenstrom hinsichtlich seiner Phase mit dem Taktsignal ausgerichtet und neu getaktet wird.

Ausgangspunkt der Erfindung

Ein gutbekanntes Problem bei digitalen Datenschaltungen besteht in der Kompensation von Phasendifferenzen zwischen Taktsignalen und digitalen Datensignalen. Für Datensignale wie z.B. NRZ- Datensignale können Taktregenerationsschaltungen verwendet werden, die ein Taktsignal aus dem Datensignal wiedergewinnen und dieses wiedergewonnene Taktsignal zur erneuten Zeitsteuerung des Datensignals verwenden.
Ein Taktregenerationsschema, das von Ernest Bergmann et al. in der am 24.05.1989 veröffentlichten europäischen Patentanmeldung 0317159 vorgeschlagen ist, verwendet einen Systembezugstakt und eine mehrere Anzapfungen aufweisende Verzögerungsleitung zur Lieferung einer Vielzahl von phasenverschobenen Taktsignalen. Das Datensignal wird ebenfalls verzögert, um mehrfache phasenverschobene Verzögerungssignale zur erzeugen. Eine Wähleinrichtung wählt eines der phasenverschobenen Taktsignale aus, um die phasenverschobenen Datensignale abzutasten, worauf dann in Abhängigkeit von den abgetasteten Werten das ausgewählte Taktsignal inkrementiert, dekrementiert oder gehalten wird.
Ein weiteres Schema, das von Rasmus Nordby in der am 28.12.1989 veröffentlichten internationalen Patentanmeldung WO 89/12936 vorgeschlagen ist, stellt die Taktphase bezüglich eines Datensignals ein. Die Schaltung verwendet einen Phasendetektor zur Ermittlung von Phasendifferenzen zwischen einem örtlich erzeugten Taktdifferenzsignal und dem Datensignal und verwendet die Ausgangssignale von dem Phasendetektor dann dazu, den örtlich angeordneten spannungsgesteuerten Oszillator einzustellen.

Zusammenfassung der Erfindung

Gemäß einem Grundgedanken ergibt die Erfindung einen Phasenfehler-Integrator zur Bestimmung des Phasenfehlers zwischen einem Datensignal und einem Taktsignal, das frequenzstarr auf das Datensignal verriegelt ist, mit einem Dateneingang und einem Takteingang, mit Einrichtungen, die die Phase eines dem Dateneingang zugeführten Datensignals mit einem dem Takteingang zugeführten Taktsignal vergleichen und an N Ausgängen ein digitales Phasenfehler-Ausgangssignal ableiten, das zu jedem Zeitpunkt eine Kette von N Ziffern umfaßt, die aus M Ziffern mit einer ersten binären Bedeutung gefolgt von P Ziffern mit einer zweiten binären Bedeutung besteht, wobei M plus P gleich N ist und die Kette die eine erste binäre Bedeutung aufweisenden Ziffern nach rechts verschiebt, wodurch M vergrößert wird, wenn der Fehler zwischen dem Datensignal und dem Taktsignal in einer Richtung liegt (d.h. positiv oder negativ), während die Kette die eine zweite binäre Bedeutung aufweisenden Ziffern nach links verschiebt, wodurch M verkleinert wird, wenn der Fehler in der entgegengesetzten Richtung liegt.
Gemäß einem weiteren Grundgedanken kann der Phasenfehler- Integrator mit einem Verzögerungsblock kombiniert werden, um eine Phasenausrichtschaltung zur Ausrichtung des Datensignals mit dem Taktsignal zu bilden. Der Verzögerungsblock weist eine Vielzahl von Eingängen, die jeweils mit einer gleichen Vielzahl der N Ausgänge des Phasenfehler-Integrators verbunden sind, einen Eingang zum Empfang von Daten und einen Ausgang auf, an dem ein verzögertes Datensignal geliefert wird, wobei der Ausgang mit dem Dateneingang des Phasenfehler-lntegrators verbunden ist und der Verzögerungsblock das Datensignal verzögert, bis eine Übereinstimmung zwischen der Phase des Taktes und der verzögerten Datensignale erzielt ist.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein Blockschaltbild, das eine Takt-Daten- Phasenausrichtschaltung gemäß der Erfindung zeigt,
Fig. 2 ist ein Blockschaltbild, das einen Phasenfehler-Integrator zeigt, der in der Schaltung nach Fig. 1 verwendet wird,
Fig. 3 ist ein Blockschaltbild, das einen Verzögerungsblock nach Fig. 1 ausführlicher zeigt,
Fig. 4 zeigt die Logikschaltungen, die einen Phasendetektor nach Fig. 2 bilden,
Fig. 5 zeigt die Schwingungsformen, die an verschiedenen Punkten der Fig. 4 gewonnen werden,
Fig. 6 ist ein Blockschaltbild, das einen Integrator nach Fig. 2 ausführlicher zeigt,
Fig. 7 zeigt die Logikschaltungen einer Art des Integratorblocks nach Fig. 6,
Fig. 8 zeigt Schwingungsformen zur Erläuterung der Rechtsverschiebungsfolge nach Fig. 7,
Fig. 9 zeigt Schwingungsformen zur Erläuterung einer Linksverschiebungsfolge nach Fig. 7,
Fig. 10 zeigt die Logikschaltungen, die eines der Verzögerungselemente nach Fig. 3 bilden,
Fig. 11 zeigt die Logikschaltungen einer weiteren Art eines Integratorblockes nach Fig. 6,
Fig. 12 zeigt die Logikschaltungen einer zusätzlichen Art von Integratorblock nach Fig. 6,
Fig. 13 ist ein Blockschaltbild, das eine abgeänderte Art eines Phasenfehler-Integrators zeigt,
Fig. 14 zeigt die Logikschaltungen einer Art des Phasenfehler-Integratorblockes nach Fig. 13,
Fig. 15 zeigt Schwingungsformen zur Erläuterung einer Rechtsverschiebungsfolge nach Fig. 14,
Fig. 16 zeigt eine Schwingungsform zur Erläuterung einer Linksverschiebungsfolge nach Fig. 14,
Fig. 17 zeigt die Logikschaltung einer weiteren Art von Phasenfehler-lntegratorblock nach Fig. 13.

Beschreibung von bevorzugten Ausführungsformen

Die Architektur der Schaltung ist in Fig. 1 gezeigt. Die Eingangssignale an diese Schaltung sind Takt (CLK), Daten (DATA) und Rücksetzen (RESET). Das CLK-Signal ist eine Taktfrequenz mit einem Tastverhältnis von 50%, die mit dem DATA-Signal frequenzverriegelt ist. Das DATA-Signal weist eine unbestimmte Phase bezüglich des CLK-Signals auf. Das Rücksetzsignal RESET ist ein asynchrones Rücksetzsignal, das für Testzwecke verwendet wird.
Das CLK-Signal wird am Anschluß 10 zugeführt, der über Leitungen mit dem CLK-Eingang eines Phasenfehler-Integratorblockes (PEI) 11 und mit den CLK-Eingängen von flankengetriggerten Flip-Flop- Schaltungen 12 und 13 verbunden ist.
Das DATA-Signal wird am Anschluß 14 zugeführt, der mit dem IN- Eingang eines Verzögerungsblockes 15 verbunden ist.
Das Rücksetzsignal RESET wird am Anschluß 16 zugeführt, der mit einem ersten Eingang eines NOR-Verknüpfungsgliedes 17 verbunden ist.
Bei näherer Betrachtung des PEI 11 ist zu erkennen, das dieser einen mit einem Ausgangsanschluß OUT des Verzögerungsblockes 15 verbundenen Dateneingang DATA und einen mit dem Q-Ausgang der Flip-Flop-Schaltung 13 verbundenen NRST-Eingang aufweist. Die Ausgänge des PEI 11 sind NDOUT, der mit dem D-Eingang der Flip-Flop-Schaltung 12 verbunden ist, und Fehlerausgänge ERR0 bis ERR13. ERR0 ist über einen Inverter 19 mit einem zweiten Eingang des NOR-Gliedes 17 verbunden, und ERR13 ist direkt mit einem dritten Eingang dieses Gliedes 17 verbunden. ERR1 bis ERR12 einschließlich sind jeweils mit den Eingängen SEL1 bis SEL12 des Verzögerungsblockes 15 verbunden.
Im Betrieb verzögert der Verzögerungsblock 15 das DATA-Signal unter der Steuerung von PEI 11. Im einzelnen vergleicht PEI 11 die Phase des CLK-Signals mit dem verzögerten DATA-Signal. Die weiteren Fehlerausgänge ERR0 bis ERR13, die zu Anfang auf 11111110000000 gesetzt werden, werden für negative Phasenfehler inkrementiert und für positive Phasenfehler dekrementiert. Die durch den Verzögerungsblock 15 erzielte Verzögerung wird in geeigneter Weise verändert, bis eine Übereinstimmung zwischen den Phasen des CLK-Signals und des verzögerten DATA-Signals besteht. Das verzögerte DATA-Signal wird von NDOUT der Flip-Flop-Schaltung 12 zugeführt, in der es neu getaktet wird, wobei die negative Flanke des Taktes in dem Datenauge zentriert ist, und das neu getaktete DATA-Signal erscheint als SDATA-Signal an dem NQ-Ausgang der Flip-Flop- Schaltung 12.
Der Phasenfehler-Integrator kann in zwei Funktionsblöcke unterteilt werden, nämlich einen Phasendetektor 20 und eine Integratorkette 21, wie dies in Fig. 2 gezeigt ist.
Der Phasendetektor 20 verwendet das CLK-Signal und das verzögerte DATA-Signal von dem Verzögerungsblock 15, um positive und negative Fehlerausgangssignale NAR und NAL zu erzeugen, die die Integrationskette 21 steuern. NDOUT wird ebenfalls von dem Phasendetektor 20 abgegeben, wobei NDOUT der invertierte DATA- Eingang an den Detektor 20 nach Verzögerung und Zentrierung zwischen den positiven und negativen Phasenfehler- Ausgangssignalen NAR und NAL ist.
Die Integrationskette 21 besteht aus N (14 in dem gezeigten Beispiel, nämlich ERR0 bis ERR13) Segmenten, die der Anzahl der Ziffern in dem Phasenfehler-Ausgang entsprechen. Zu irgendeinem einzelnen Zeitpunkt besteht der Ausgang der Kette aus M '1'- Werten, gefolgt von P '0'-Werten, wobei M plus P gleich N ist. Ein negativer Fehlereingang bewirkt, daß die Kette '1'-Werte nach rechts verschiebt, so daß M zu M plus 1 wird. Ein positiver Fehlereingang bewirkt, daß die Kette '0'-Werte nach links verschiebt, so daß M zu M minus 1 wird.
Der Verzögerungsblock 15 ist als Kette von Verzögerungselementen 22 aufgebaut, wie dies in Fig. 3 gezeigt ist. Jedes Verzögerungselement 22 weist einen Dateneingang IN, einen Steuereingang SEL und einen verzögerten Daten-Ausgang OUT auf. Der IN-Eingang des ersten Elementes 22 in der Kette ist mit dem Data-Anschluß 14 verbunden, und der OUT-Ausgang des letzten Elementes 22 in der Kette ist der OUT-Ausgang des gesamten Verzögerungsblockes. Die Steuereingänge SEL sind jeweils mit den Eingängen SEL1 bis SEL12 verbunden. Wenn der Steuereingang gleich '1' ist, so werden die Daten durch den maximalen Verzögerungspfad eines Datenelementes 22 geführt, wie dies weiter unten ausführlicher erläutert wird. Wenn der Steuereingang '0' ist, werden die Daten durch einen minimalen Verzögerungspfad des Verzögerungselementes geführt.
Wenn der Phasenfehler-Integrator überläuft oder unterläuft, so stellt dies die Flip-Flop-Schaltung 13 (Fig. 1) fest und initialisiert den Phasenfehler-Integrator erneut auf eine Mittelpunkteinstellung. Im einzelnen besteht ein Überlauf- Zustand, wenn sich ein '1' Wert an ERR 13 ergibt, und ein Unterlauf-Zustand liegt vor, wenn eine '0' an ERR 0 anliegt. Wenn eine dieser Bedingungen vorliegt, so liegt eine '1' an einem der Eingänge des NOR-Gliedes 17 an, was zu einer '0' am Ausgang dieses Gliedes 17 führt. Hierdurch wird der Q-Ausgang der Flip-Flop-Schaltung 13 auf '0' zurückgesetzt und entsprechend wird der NRST-Eingang des PEI 11 auf '0' zurückgesetzt, wodurch ERR0 bis ERR13 auf '11111110000000' initialisiert werden. Der Phasenfehler-Integrator richtet sich dann mit den Daten aus und folgt diesen nach. Ein Verzögerungsbereich von 360º und mehr ist auf jeder Seite der Mittelpunkteinstellung erforderlich, um eine Verriegelung sicherzustellen.
Der Aufbau und die Betriebsweise der Schaltung wird nunmehr ausführlicher unter Bezugnahme zunächst auf Fig. 4 beschrieben, die eine gerätemäßige Ausführung des Phasendetektorblockes 20 zeigt.
Wie dies in Fig. 4 gezeigt ist, ist der DATA-Eingang des Phasendetektors 20, dem die verzögerten Daten von dem Verzögerungsblock 15 zugeführt werden, mit dem ersten einer Serie von 6 Invertern 23 verbunden. Der Ausgang des ersten Inverters ist mit NDAT1 bezeichnet, der Ausgang des dritten Inverters ist mit dem NDOUT-Ausgang des Phasendetektors 20 verbunden, der Ausgang des fünften Inverters ist mit NDAT2 bezeichnet, und der Ausgang des sechsten Inverters ist mit DAT3 bezeichnet.
Der CLK-Eingang und der DATA-Eingang des Phasendetektors 20 und der NDAT2-Ausgang sind alle mit jeweiligen Eingängen eines ODER-Gliedes 24 verbunden, dessen Ausgang mit einem Eingang eines NAND-Gliedes 25 verbunden ist, dessen Ausgang über einen Inverter 26 mit einem mit NAR bezeichneten Anschluß verbunden ist. Ein weiterer Eingang des NAND-Gliedes 25 ist mit dem NRST- Eingang des Phasendetektors 20 verbunden.
Die NDAT1- und DAT3-Ausgänge sind mit jeweiligen Eingängen eines ODER-Gliedes 28 verbunden. Ein weiterer Eingang des ODER-Gliedes 28 ist über einen Inverter 29 mit dem CLK-Eingang des Phasendetektors 20 verbunden. Der Ausgang des ODER-Gliedes 28 ist mit einem Eingang eines NAND-Gliedes 30 verbunden, von dem ein weiterer Eingang mit dem NRST-Eingang verbunden ist. Der Ausgang des NAND-Gliedes 30 ist über einen Inverter 31 mit einem mit NAL bezeichneten Anschluß verbunden.
Unter Bezugnahme auf Fig. 5 in Verbindung mit Fig. 4 ist zu erkennen, daß die logische Betriebsweise der Bauteile 24, 25 und 26 wie folgt ist: das Signal NDAT2 ist eine verzögerte und invertierte Version des Signals DATA. Die Signale DATA und NDAT2 sind beide eine kurze Zeitperiode nach der Abfallflanke von DATA auf einem niedrigen Pegel. Wenn die Abfallflanke von DATA während der Hälfte der Taktperiode auftritt, während der das CLK-Signal auf einem niedrigen Pegel ist, so wird ein negativer Phasenfehler festgestellt und das Signal NAR wird impulsförmig auf einen niedrigen Pegel gebracht.
Nunmehr wird die logische Betriebsweise der Bauteile 28, 29 und 30 beschrieben. Das Signal NDATI ist eine verzögerte und invertierte Version des Signals DATA. Das Signal DAT3 ist eine verzögerte und invertierte Version des Signals NDAT1. Die Signale NDAT1 und DAT3 sind beide eine kurze Zeitperiode nach der Anstiegsflanke von DATA auf einem niedrigen Pegel. Wenn die Anstiegsf lanke von DATA während der Hälfte der Taktperiode auftritt, während der das CLK-Signal auf einem hohen Pegel ist, so wird ein positiver Phasenfehler festgestellt und das Signal NAL wird impulsförmig auf einen niedrigen Pegel gebracht.
Eine gerätemäßige Ausführung der integrierenden Kette 21 ist in Fig. 6 gezeigt. Die Schaltung ist in 7 SLC1-Blöcke 32, gefolgt von einem SLC2-Block 33, gefolgt von 6 SLC3-Blöcken 34 unterteilt. Die drei Arten von SLC-Blöcken sind identisch, mit Ausnahme ihrer asynchronen Rücksetzlogik. Der SDN-Ausgang jedes SLC-Blockes ist eine einzige Ziffer des integrierten Phasenfehlers ERR0 bis ERR13. Wie dies weiter oben angegeben wurde, zeigt, wenn ERR0 auf '0' zurückgesetzt wird, dieses einen Unterlauf an, während, wenn ERR13 auf '1' gesetzt wird, dies einen Überlauf anzeigt. Der invertierte Phasenfehler- Ausgang (NSNO) jedes Blockes 32, 33 oder 34 ist mit dem NSNI- Eingang des nächsten Blockes verbunden. Der RNO-Ausgang jedes Blockes ist mit dem RNI-Eingang des vorhergehenden Blockes verbunden. Das RNO-Signal ist während der Linksverschiebungs- Folge aktiv. Der NSNI-Eingang des ersten Blockes 32 ist mit einer Versorgungsspannung VSS verbunden, und der RNO-Eingang des ersten Blockes ist nicht verbunden. Der NSNO-Eingang des letzten Blockes 34 ist nicht verbunden, und der RNI-Eingang des letzten Blockes ist über einen Inverter 35 mit der NAL- Sammelschiene verbunden.
Die interne Struktur des SLC3-Blockes 34 ist in Fig. 7 gezeigt. Die SLC3-Schaltung besteht aus drei sR-(Setz-Rücksetz-) Flip- Flop-Schaltungen 36, 37 und 38 mit zugehörigen Logikschaltungen. Die Flip-Flop-Schaltung 37 ist die Phasenfehler-Ausgangsstufe, die Flip-Flop-Schaltung 36 steuert die Verschiebung von '1'- Werten nach rechts, und die Flip-Flop-Schaltung 38 steuert die Verschiebung von '0'-Werten nach links. Der NRST-Eingang an diesem Block ist ein asynchrones Rücksetzsignal. Der Ausgang 40 der Flip-Flop-Schaltung 36 ist mit einem Eingang eines NOR- Gliedes 41 verbunden, von dem ein weiterer Eingang mit NAR verbunden ist. Der Ausgang des NOR-Gliedes 41 ist mit einem Eingang der Flip-Flop-Schaltung 37 verbunden, und RNI ist mit dem anderen Eingang der Flip-Flop-Schaltung 37 verbunden. NSNO ist mit einem Ausgang 41 der Flip-Flop-Schaltung 37 verbunden, und SDN ist mit dem anderen Ausgang 43 der Flip-Flop-Schaltung 37 verbunden. Der Ausgang 43 ist weiterhin mit einem Eingang der Flip-Flop-Schaltung 38 über Logikglieder verbunden und NAL ist weiterhin mit einem Eingang der Flip-Flop-Schaltung 38 über Logikglieder verbunden. Der Ausgang 44 der Flip-Flop-Schaltung 38 ist mit einem Eingang eines NOR-Gliedes 45 verbunden, von dem ein weiterer Eingang mit NAL verbunden ist. Der Ausgang des NOR-Gliedes 45 ist mit RNO verbunden.
Die Rechtsverschiebungsfolge, die von der Schaltung nach Fig. 7 ausgeführt wird, wird wie folgt erläutert: der Ausgang 40 der Flip-Flop-Schaltung 36 wird auf '0' zurückgesetzt, wenn der mit NSNI verbundene invertierte Phasenfehlerausgang der vorhergehenden Stufe auf '0' zurückgesetzt wird und das NAR- Signal einen hohen Pegel annimmt. Weil der Ausgang 40 auf '0' ist, wird der nächste NAR-'0'-Impuls zu einem '1'-Impuls am Ausgang des NOR-Gliedes 41, was bewirkt, daß der Ausgang 43 der Flip-Flop-Schaltung 37 und damit der SDN-Ausgang auf '1' gesetzt werden. Die Schwingungsformen für eine Rechtsverschiebungsfolge sind in Fig. 8 gezeigt.
Nunmehr wird die Linksverschiebungsfolge beschrieben. Der Ausgang 43 der Flip-Flop-Schaltung 37 und damit das Phasenfehler-Ausgangssignal SDN wird auf '0' zurückgesetzt, wenn das RNI-Signal impulsförmig auf einen hohen Pegel gebracht wird. Der Ausgang 44 der Flip-Flop-Schaltung 38 wird auf '0' zurückgesetzt, wenn das SDN-Signal '0' ist und das NAL-Signal einen hohen Pegel annimmt. Wenn der Ausgang 44 '0' ist, so führt der nächste NAL-'0'-Impuls zu einem '1'-Impuls des RNO- Ausgangssignals. Die Schwingungsformen für eine Linksverschiebungsfolge sind in Fig. 9 gezeigt.
Wenn die NRST-, NAR- und NAL-Eingänge des SLC3-Blockes 34 auf '0' zurückgesetzt werden, so werden die Flip-Flop-Schaltungen 36 und 38 gesetzt (Ausgang 40 = '1', Ausgang 44 = '1'). Der Ausgang des NOR-Gliedes 41 wird auf '0' gehalten, während das RNI-Signal auf '1' gesetzt wird, wodurch die Flip-Flop- Schaltung 37 zurückgesetzt wird (SDN = '0'). Der RNO-Ausgang wird auf '1' gesetzt.
Der innere Aufbau der SLC1- und SLC2-Blöcke 32 bzw. 33 ist in den Fig. 11 bzw. 12 gezeigt. Wenn das NRST-Eingangssignal an den Phasenfehler-Integrator auf '0' zurückgesetzt wird, so werden der NRST-Eingang des PDET-Blockes 20, der NRST-Eingang des SLC2-Blockes 33 und der NSET-Eingang des SLC1-Blockes 32 auf '0' zurückgesetzt. Wenn das NRST-Signal auf '0' zurückgesetzt wird, so werden die NAR- und NAL-Ausgänge des PDET-Blockes auf '0' zurückgesetzt.
Wenn die NRST-, NAR- und NAL-Eingänge des SLC2-Blockes 33 auf '0' zurückgesetzt werden, so werden die Flip-Flop-Schaltungen 59 und 60 gesetzt (Ausgang 61 = '1', Ausgang 42 = '1'). Der Ausgang des Gliedes 63 wird auf '0' gehalten, während das RNI- Signal auf '1' gesetzt wird, wodurch die Flip-Flop-Schaltung 64 zurückgesetzt wird (SDN = '0'). Der RNO-Ausgang wird auf '0' zurückgesetzt.
Wenn das NRST-Signal des Phasenfehler-Integrators auf '0' zurückgesetzt wird, so werden die SLC1-Blöcke 32 auf '1' gesetzt (SDN = '1') und die SLC2- und SLC3-Blöcke 33 und 34 werden auf '0' zurückgesetzt (SDN = '0'). Hierdurch wird der Phasenfehler- Integrator auf einen Wert von '11111110000000' (ERR0 bis ERR13) initialisiert.
Die Taktdaten-Phasensteuerschaltung ist selbsteichend. Dies ermöglicht die Verwendung von Verknüpfungsglied-Verzögerungen als Verzögerungselemente 22. Eine logische Ausführung eines der Verzögerungselemente 22 nach Fig. 3 ist in Fig. 10 gezeigt. Zwei EXKLUSIV-ODER-Glieder 46 und 47 weisen mit einem NAND-Glied 48 verbundene Ausgänge auf, das den OUT-Anschluß des Verzögerungselementes bildet. Die Eingänge des Gliedes 47 sind mit IN- und SEL-Eingängen verbunden. Einer der Eingänge des Gliedes 46 ist über Inverter 49 und 50 mit dem IN-Eingang verbunden, während der andere Eingang des Gliedes 46 über einen Inverter 51 mit dem SEL-Eingang verbunden ist. Bei dieser Schaltung läuft der Pfad mit der längsten Verzögerung durch die Verknüpfungsglieder 49, 50 und 48. Dieser Pfad wird freigegeben, wenn SEL = '1' ist. Der die kürzeste Verzögerung aufweisende Pfad verläuft direkt über das Verknüpfungsglied 48. Dieser Pfad wird freigegeben, wenn SEL = '0' ist. Jedes Verzögerungselement ist über beide Pfade invertierend. Dies verringert eine Impulsbreitenverzerrung. Der Verzögerungsblock weist eine geradzahlige Anzahl von Verzögerungselementen auf und ist nicht-invertierend. Ein alternatives Verfahren der Pfadauswahl würde Analogschalter anstelle eines logischen Multiplexers verwenden.
Anstelle der Ausgestaltung des Phasenfehler-Integrators 11 in Form von zwei getrennten funktionellen Einheiten, nämlich eines Phasenfehler-Detektors und einer Integrationskette, wie dies in Fig. 2 gezeigt ist, könnten die Funktionen der Phasenfehler- Detektion und -integration auch kombiniert werden, wie dies in Fig. 13 gezeigt ist.
Gemäß Fig. 13 umfaßt der Phasenfehler-Integrator 14 identische Segmente 66. Jedes Segment weist CLK-, DATA- und NRST-Eingänge auf. Die DATA-Eingänge der Segmente 66 sind alle mit DOUT des Blockes 65 verbunden, und die NDATA-Eingänge sind alle mit NDOUT des Blockes 65 verbunden. Die CLK-Eingänge der ersten Hälfte der Segmente 66 sind alle mit CLK1 verbunden, und die CLK-Eingänge der zweiten Hälfte der Segmente 66 sind alle mit CLK2 des Blockes 65 verbunden. Ein ERR-Ausgang ergibt eine einzige Ziffer des integrierten Phasenfehlers ERR0 bis ERR13. Der invertierte Phasenfehler-Ausgang NERR jedes Blockes ist mit dem NELFT-Eingang des nächsten Blockes verbunden. Der ERR- Ausgang jedes Blockes ist mit dem ERGHT-Eingang des vorhergehenden Blockes verbunden.
Jedes Segment 66 kann so aufgebaut sein, wie dies in Fig. 14 gezeigt ist. Die Schaltung besteht aus drei SR-Flip-Flop- Schaltungen 67, 68 und 69 mit zugehörigen Logikschaltungen. Die Flip-Flop-Schaltung 68 ist die Phasenfehler-Ausgangsstufe, die Flip-Flop-Schaltung 67 steuert die Rechtsverschiebung von Werten, und die Flip-Flop-Schaltung 68 steuert die Linksverschiebung von '0'-Werten.
Die von der Schaltung nach Fig. 14 ausgeführte Rechtsverschiebungsfolge wird wie folgt erläutert: Es sei angenommen, daß der vorhergehende Block 66 einen ERR-Ausgang von '1' aufweist, und daß der jeweilige Block 66 einen ERR-Ausgang von '0' aufweist. In diesem Fall ist das NELFT-Eingangssignal gleich '0'. Wenn DATA auf '1' geht, so geht der mit einem Eingang der Flip-Flop- Schaltung 67 verbundene Ausgang eines ODER-Gliedes 69 auf '0', wodurch die Flip-Flop-Schaltung 67 aktiviert wird und dadurch der Ausgang 70 der Flip-Flop-Schaltung 67 auf '0' geschaltet wird. Wenn die Abfallflanke von DAT auftritt, während das CLK- Signal gleich '0' ist, so geht der Ausgang eines ODER-Gliedes 71, dessen Eingänge mit dem Ausgang 70, mit DATA bzw. mit CLK verbunden sind, auf '0', wodurch die Flip-Flop-Schaltung 68 aktiviert wird und der ERR-Ausgang der Flip-Flop-Schaltung 68 auf '1' und der NERR-Ausgang auf '0' gesetzt wird. Das NERR- Signal geht auf '0' und schaltet die Flip-Flop-Schaltung 67 ab, so daß der Ausgang 70 auf '1' geht. Die Schwingungsformen für eine Rechtsverschiebungsfolge sind in Fig. 15 gezeigt.
Nunmehr wird die Linksverschiebungsfolge beschrieben. Es sei angenommen, daß der ERR-Ausgang des nächsten Blockes 66 '0' ist und der jeweilige Block 66 einen ERR-Ausgang von '1' hat. In diesem Fall ist das ERGT-Eingangssignal gleich '0'. Wenn DATA auf '0' geht, so sind beide Eingänge eines ODER-Gliedes 72 auf '0'. Hierdurch wird die Flip-Flop-Schaltung 69 geschaltet, um eine '0' am Ausgang 73 zu liefern. Wenn die Anstiegsflanke von DATA dann auftritt, während das CLK-Signal auf '1' ist, so geht der Ausgang eines ODER-Gliedes 74 auf '0', wodurch die Flip-Flop-Schaltung 68 zurückgesetzt wird, so daß ERR gleich '0' und NERR gleich '1' wird. Das ERR-Signal schaltet die Flip-Flop- Schaltung 69 dann ab, so daß der Ausgang 73 dann auf '1' geht. Die Schwingungsformen für eine Linksverschiebungsfolge sind in Fig. 16 gezeigt.
Im folgenden sollte Fig. 17 in Verbindung mit Fig. 14 betrachtet werden, um die Rücksetzfunktion zu verstehen, die durch den Rücksetzsteuerblock 65 gebildet wird. Der Rücksetzsteuerblock 65 weist ein erstes UND-Glied 78 mit einem ersten mit dem CLK- Eingang verbundenen Eingang und einem zweiten mit dem NRST- Eingang verbundenen Eingang sowie mit einem Ausgang auf, der das CLK1-Signal liefert. Ein ODER-Glied 80 weist einen ersten mit dem CLK-Eingang und einen zweiten über einen Inverter 82 mit dem NRST-Eingang verbundenen Eingang sowie einen Ausgang auf, der CLK2 liefert. Ein UND-Glied 84 weist einen ersten mit dem DATA- Eingang verbundenen Eingang und einen zweiten mit dem NRST- Eingang verbundenen Eingang sowie einen Ausgang auf, der DOUT liefert. Der Block 65 wird durch ein NOR-Glied 86 vervollständigt, das einen ersten mit dem DATA-Eingang verbundenen Eingang und einen zweiten über den Inverter 82 mit dem NRST-Eingang verbundenen Eingang sowie einen Ausgang auf, der NDOUT liefert.
Die Rücksetzfunktion wird durch einen einen niedrigen Pegel aufweisenden Impuls aktiviert, der am NRST-Eingang auftritt. Dies bewirkt, daß DOUT und NDOUT auf einem niedrigen Pegel gehalten werden. Zusätzlich wird das CLK1-Signal auf einem niedrigen Pegel gehalten, wodurch die erste Hälfte der Segmente 66 auf '1' am ERR-Ausgang zurückgesetzt wird, und CLK2 wird auf einem hohen Pegel gehalten, wodurch der ERR-Ausgang der zweiten Hälfte der Segmente 66 auf '0' zurückgesetzt wird.
Es sei bemerkt, daß die Schaltung nach Fig. 13 sich von der nach Fig. 2 dadurch unterscheidet, daß die Fig. 13 Signalübergänge anstelle von Impulsen verwendet, keinen getrennten PDET-Block benötigt und DATA nicht verzögern muß, um es bezüglich des Phasenfehlers zu zentrieren.

Claims

1. Phasenfehler-Integrator (11) zur Bestimmung des Phasenfehlers zwischen einem Datensignal und einem auf das Datensignal hinsichtlich seiner Frequenz verriegelten Taktsignal, mit einem Dateneingang (14) und einem Takteingang (10) und mit einer Vergleichereinrichtung (20) zum Vergleich der Phase eines dem Dateneingang zugeführten Datensignals mit einem dem Takteingang zugeführten Taktsignal, dadurch gekennzeichnet, daß an N Ausgängen ein digitales Phasenfehler-Ausgangssignal abgeleitet (21) wird, das zu jedem Zeitpunkt eine Kette von N Ziffern umfaßt, die aus M Ziffern mit einer ersten binären Bedeutung, gefolgt von P Ziffern einer zweiten binären Bedeutung besteht, wobei M plus P gleich N ist, und daß die Kette die eine erste binäre Bedeutung aufweisenden Ziffern nach rechts verschiebt und damit M vergrößert, wenn der Fehler zwischen dem Datensignal und dem Taktsignal in einer Richtung liegt, während die Kette die die zweite binäre Bedeutung aufweisenden Ziffern nach links verschiebt, wodurch M verringert wird, wenn der Fehler in der entgegengesetzten Richtung liegt.

2. Phasenfehler-Integrator nach Anspruch 1, bei dem die Vergleichereinrichtung ein Phasenfehler-Detektor (20) ist, mit dem der Dateneingang (14) und der Takteingang (10) verbunden sind, wobei der Phasenfehler-Detektor (20) ein Ausgangssignal (NAR, NAL) liefert, wenn der Phasenfehler in der einen Richtung liegt und ein anderes Ausgangssignal (NAL, NAR) liefert, wenn der Phasenfehler in der entgegengesetzten Richtung liegt, und wobei das digitale Phasenfehler-Ausgangssignal (ERR1, ..., ERR12) an jeweiligen Ausgängen einer Integrationskette (21) mit N Segmenten (32) abgeleitet wird, die alle so angeschaltet sind, daß sie das eine Ausgangssignal und das andere Ausgangssignal empfangen.

3. Phasenfehler-Integrator nach Anspruch 1, der einen Rücksetzeingang (16) zur Initialisierung des Fehler- Ausgangssignals auf M Ziffern mit der ersten binären Bedeutung und auf P Ziffern der zweiten binären Bedeutung einschließt.

4. Phasenfehler-Integrator nach Anspruch 2, der einen Rücksetzeingang (NRST) einschließt, der sowohl mit dem Phasenfehler-Detektor (20) als auch mit der Integrationskette (21) verbunden ist, um das Fehlerausgangssignal auf M Ziffern mit der ersten binären Bedeutung und auf P Ziffern mit der zweiten binären Bedeutung zu initialisieren.

5. Phasenfehler-Integrator nach Anspruch 4, bei dem der Phasenfehler-Detektor (20) logische Verknüpfungsglieder (23 bis 26, 28 bis 31) umfaßt, die das eine Ausgangssignal (NAR, NAL) an einem ersten Anschluß und das andere Ausgangssignal (NAL, NAR) an einem zweiten Anschluß liefern, wobei die ersten und zweiten Anschlüsse mit jeweiligen Eingangsanschlüssen der Integrationskette verbunden sind.

6. Phasenfehler-Integrator nach Anspruch 1, bei dem die Vergleichereinrichtung funktionell in eine Phasenfehler-Integrationskette mit N Segmenten (66) eingefügt ist, die alle mit den Daten- und Takteingängen verbunden sind, wobei jedes Segment einen Ausgang aufweist, an dem eine jeweilige Ziffer (ER1, ... ERN) des digitalen Phasenfehler- Signals gewonnen wird.

7. Phasenfehler-Integrator nach Anspruch 6, der einen Rücksetzeingang (NRST) einschließt, der mit allen Segmenten (66) der Integrationskette verbunden ist, um das Fehlerausgangssignal auf M Ziffern mit der ersten binären Bedeutung und auf P Ziffern mit der zweitne binären Bedeutung zu initialisieren.

8. Phasenausrichtschaltung zur Ausrichtung eines Datensignals mit einem Taktsignal, mit dem es frequenzverriegelt ist, dadurch gekennzeichnet, daß die Phasenausrichtschaltung einen Phasenfehler-Integrator nach Anspruch 1 und einen Verzögerungsblock (15) umfaßt, der eine Vielzahl von Eingängen (SEL1, ..., SEL12), die jeweils mit einer gleichen Vielzahl der N Ausgänge des Phasenfehler-Integrators (11) verbunden sind, einen Eingang zum Empfang von Daten und einen Ausgang aufweist, an dem ein verzögertes Datensignal (14) geliefert wird, wobei der Ausgang mit dem Dateneingang des Phasenfehler-Integrators verbunden ist und der Verzögerungsblock (15) das Datensignal verzögert, bis eine Übereinstimmung zwischen der Phase des Taktsignals und des verzögerten Datensignals besteht.

9. Phasenausrichtschaltung nach Anspruch 8, bei der alle N Ausgänge des Phasenfehler-Integrators (11), mit der Ausnahme des ersten (ERR0) und des letzten (ERR13) Ausganges mit jeweiligen Eingängen des Verzögerungsblockes verbunden sind, während der erste und der letzte Ausgang des Phasenfehler- Integrators mit einer Schaltung (19,17,13) zur Bestimmung eines Überlaufes und eines Unterlaufes verbunden sind, wobei diese Schaltung mit einem Rücksetzeingang (NRST) des Phasenfehler- Integrators (11) verbunden ist, um das Fehlerausgangssignal auf M Ziffern mit der ersten binären Bedeutung und auf P Ziffern mit der zweiten binären Bedeutung zu initialisieren.

10. Phasenausrichtschaltung nach Anspruch 9, bei dem der Phasenfehler-Integrator (11) ein verzögertes Datensignal (NDOUT) an einem Eingang liefert, der mit einem Eingang einer Flip-Flop-Schaltung (12) verbunden ist, der das Taktsignal zugeführt wird, so daß das Datensignal neu getaktet wird.