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Die
vorliegende Erfindung betrifft eine Datentaktrückgewinnungsschaltung, die
einen steuerbaren Quadraturtaktoszillator, der mit der halben Datenrate der
Dateneingangsschaltung arbeitet, und eine Phasendetektorlogik umfasst,
die Detektoreingänge
aufweist, die mit dem Dateneingang gekoppelt sind, und einen Detektorausgang
aufweist, der mit einem Frequenzsteuerungseingang des Quadraturtaktoszillators
gekoppelt ist.
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Die
vorliegende Erfindung betrifft des Weiteren einen Datenempfänger, der
mit einer solchen Datentaktrückgewinnungsschaltung
ausgestattet ist, sowie eine Kommunikationsvorrichtung, wie beispielsweise
eine optische Kommunikationsvorrichtung, die mit einer solchen Datentaktrückgewinnungsschaltung
ausgestattet ist.
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Eine
solche Taktrückgewinnungsschaltung ist
aus US-Patent Nr. 5,301,196 bekannt. Die bekannte Taktrückgewinnungsschaltung
ist mit einem steuerbaren Quadraturtaktoszillator und einer Phasendetektorlogik
in Form eines Phasenkomparators ausgestattet, dessen Komparatordateneingänge mit I-
und Q-Ausgängen
des Quadraturoszillators gekoppelt sind und dessen Komparatortakteingänge mit
einem Dateneingang der Taktrückgewinnungsschaltung
gekoppelt sind. Die bekannte Taktrückgewinnungsschaltung ist mit
einem Schleifenfilter ausgestattet, der einen Datenausgang des Phasenkomparators
und einen Steuereingang des steuerbaren Quadraturtaktoszillators
miteinander verbindet. Die Taktrückgewinnungsschaltung
erzeugt Quadraturoszillatorsignale mit der halben Rate des Dateneingangstromes,
der an einem Dateneingang der Rückgewinnungsschaltung
empfangen wird. Die Quadraturoszillatorsignale werden durch die
Eingangsdaten in Abtastvorrichtungen abgetastet, die als flankengesteuerte
Flip-Flops verkörpert
sind, und dann einer exklusiven ODER-Operation unterzogen, um ein Schleifenfiltersignal
zu erzeugen. Des Weiteren umfasst die Rückgewinnungsschaltung eine
Demultiplexerschaltung. Diese Demultiplexerschaltung umfasst eine
parallele Anordnung aus Abtastvorrichtungen in Form von Flip-Flops,
von denen jede einen Takteingang, der mit dem steuerbaren Quadraturtaktoszillator
gekoppelt ist, einen Dateneingang für die Dateneingabe in die Rückgewinnungsschaltung
und einen Demultiplexerausgang zum Ausgeben von demultiplexten Daten
aufweist. Die Demultiplexerschaltung verwendet die ansteigenden
und abfallenden Flanken des mit halber Geschwindigkeit arbeitenden Quadraturtaktes,
um den Eingangsdatenstrom durch das Paar Flip-Flops zu verriegeln.
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Es
ist ein Nachteil der bekannten Taktrückgewinnungsschaltung, dass
es zu kumulativen Verzögerungen
kommt, die durch die Flip-Flops, das exklusive ODER, das Schleifenfilter
bzw. den Ringoszillator verursacht werden. Diese Verzögerungen
in Verbindung mit Verzögerungen,
die durch notwendige Laufzeitverzögerungsdaten der Oszillatorschleife verursacht
werden, führen
zu einer geringen Genauigkeit und zu Entscheidungsfehlern in den
rückgewonnenen
Daten.
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DE 19717586 beschreibt
eine Datentaktrückgewinnungsschaltung
für hohe
Datenraten. Ein spannungsgesteuerter Oszillator arbeitet mit der
halben Datenrate, und ein Phasendetektor ist mit dem Oszillator
gekoppelt. Eine parallele Anordnung aus Abtastvorrichtungen ist
mit dem Oszillator und mit dem Dateneingang gekoppelt, um einen
Datenausgang zu erzeugen. Der Datenausgang ist mit dem Phasendetektor
gekoppelt. Allerdings ist der Datenausgang der bekannten Datentaktrückgewinnungsschaltung
nicht genau und stabil.
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Es
ist eine Aufgabe der vorliegenden Erfindung, eine verbesserte Datentaktrückgewinnungsschaltung
bereitzustellen, die vollständig
auf einer begrenzten Chipfläche
integriert sein kann und die sich durch eine verbesserte Genauigkeit
und Stabilität
auszeichnet.
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Die
entsprechende Datentaktrückgewinnungsschaltung
gemäß der Erfindung
ist in Anspruch 1 definiert.
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Es
ist ein Vorteil der Datentaktrückgewinnungsschaltung
gemäß der vorliegenden
Erfindung, dass in der Rückgewinnungsschaltung
das Quadraturoszillatorsignal als ein Taktsignal zum Takten des Dateneingangstromes
verwendet wird. Weil der Dateneingangstrom auf diese Weise als rückgewonnene
Daten für
die Phasendetektorlogik getaktet wird, ist diese Logik in der Lage,
eine genaue Kontrolle über
die auf diese Weise verbesserte Phasengenauigkeit der rückgewonnenen
Daten auszuüben.
Des Weiteren ist die Datentaktrückgewinnungsschaltung gemäß der Erfindung
selbstkorrigierend, was bedeutet, dass die Zeitverzögerungen
an der Stelle des Datenausgangs weggesteuert werden, was bedeutet, dass
Entscheidungsfehler in den rückgewonnenen Bits
verringert werden.
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Eine
einfach zu integrierende Ausführungsform
der Datentaktrückgewinnungsschaltung
gemäß der Erfindung
ist dadurch gekennzeichnet, dass die Abtastvorrichtungen eine parallele
Anordnung aus Flip-Flops bilden. Diese Flip-Flops sind in einer
weiteren Ausführungsform
mit Takteingängen
versehen, die entweder auf die ansteigenden oder die abfallenden
Flanken der jeweiligen I- und Q-Oszillatorsignale des Quadraturtaktoszillators
ansprechen. In diesem Fall sind die Flip-Flops einfach herzustellende
D- oder Flanken-Flip-Flops.
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Vorteilhafterweise
ist die vollständig
integrierbare und somit weniger Strom verbrauchende Schaltung der
vorliegenden Erfindung in der Lage, Bitfehlerrateninformationen
bereitzustellen, die für Fehleranzeige-
und/oder -korrekturzwecke verwendet werden können. Die zusätzliche
Chipfläche,
die zur Implementierung dieser Funktion erforderlich ist, ist vorteilhafterweise
klein.
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Eine
weitere Ausführungsform
der Datentaktrückgewinnungsschaltung
gemäß der Erfindung
ist dadurch gekennzeichnet, dass die Datenausgänge der jeweiligen Abtastvorrichtungen
mit steuerbaren Schaltern gekoppelt sind, die jeweils einen Schaltersteuereingang,
der mit dem Quadraturtaktoszillator gekoppelt ist, zwei Dateneingänge, die
mit den jeweiligen Ausgängen
der Abtastvorrichtungen gekoppelt sind, und Schaltausgänge zum
Ausgeben von seriellen Ausgangsdaten aufweisen.
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Obgleich
es in bestimmten praktischen Implementierungen der vorliegenden
Erfindung nützlich sein
kann, den rückgewonnenen/regenerierten
parallelen Datenausgangsstrom direkt von der parallelen Anordnung
aus Abtastvorrichtungen zu verwenden, kann es in anderen Implementierungen
nützlicher sein,
den parallelen Datenausgangsstrom zu einem seriellen Ausgangsdatenstrom
zu multiplexen. Diese letztere Datenstrom wird nun durch einen einfachen Multiplexer
in Form eines steuerbaren Schalters erzeugt.
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Eine
weitere Ausführungsform
der Datentaktrückgewinnungsschaltung
gemäß der Erfindung
ist dadurch gekennzeichnet, dass einer der steuerbaren Schalter
durch eine Verriegelungsvorrichtung ersetzt ist, wobei die Verriegelungsvorrichtung
einen Takteingang, der mit dem Quadraturtaktoszillator gekoppelt
ist, und einen Dateneingang aufweist, der mit dem jeweiligen Ausgang
der Abtastvorrichtung gekoppelt ist.
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Vorteilhafterweise
gibt die Ausführungsform, die
eine Verriegelungsvorrichtung aufweist, ein Verriegelungsdatenausgangssignal
ab, das Übergänge hat,
die zur gleichen Zeit auftreten wie Übergänge an dem entsprechenden Ausgang
der jeweiligen Abtastvorrichtung.
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Eine
weitere einfach zu implementierende Ausführungsform der Datentakt rückgewinnungsschaltung
gemäß der Erfindung
ist dadurch gekennzeichnet, dass die Phasendetektorlogik und die
Bitfehlerratendetektorlogik elementare digitale Logikschaltungen,
wie beispielsweise exklusive ODER-Gatter, Inverter und Logik-Gatter,
wie AND, NAND, OR oder NOR-Gatter, umfassen.
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Die
Datentaktrückgewinnungsschaltung,
der Datenempfänger
und die Kommunikationsvorrichtung gemäß der Erfindung werden nun
zusammen mit ihren zusätzlichen
Vorteilen weiter erläutert,
wobei auf die angehängte
Zeichnung Bezug genommen wird, in der ähnliche Komponenten mit den
gleichen Bezugszahlen bezeichnet werden.
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In
der Zeichnung:
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zeigt 1 eine
schematische Darstellung eines Datenempfängers zur Anwendung in einer Kommunikationsvorrichtung
gemäß der Erfindung;
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zeigt 2 grob
mehrere mögliche
Ausführungsformen
der Datentaktrückgewinnungsschaltung
zur Anwendung in dem Datenempfänger
gemäß 1;
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zeigt 3 eine
Veranschaulichung von Signalen zum Erläutern des Betriebes der Datentaktrückgewinnungsschaltung
von 2;
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zeigt 6 eine
Wahrheitstabelle zum Beschreiben des Betriebes der Phasendetektorlogik
zur Anwendung in die Datenrückgewinnungstaktschaltung
von 3;
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zeigt 4 verschiedene
kombinierte Ausführungsformen
der Datentaktrückgewinnungsschaltung
in einer Demultiplexerkonfiguration mit einer Bitfehlerratendetektorlogik,
und
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zeigen 5a und 5b Ausführungsformen
einer Phasendetektorlogik bzw. einer Bitfehlerratenlogik zur Anwendung
in den Rückgewinnungsschaltungen
der 2 und 4.
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1 zeigt
eine schematische Darstellung eines Datenempfängers 1 zur Anwendung
in einer Kommunikationsvorrichtung, wie beispielsweise einer (nicht
gezeigten) glasfaseroptischen Fernkommunikationsvorrichtung SDH/SONET
oder einem Computernetzwerk, wie beispielsweise einem Gigabit-Ethernet.
Wie gezeigt, geht ein Begrenzer 2 dem Datenempfänger 1 voraus.
Es werden Daten in den Begrenzer eingespeist. Der Datenempfänger 1 umfasst
eine Datentaktrückgewinnungsschaltung 3 und kann
einen Demultiplexer 4 umfassen. Die Daten und der Takt,
die aus der Schaltung 3 zurückge wonnen wurden, werden in
den Demultiplexer 4 eingespeist, der einen parallelen Datenausgang
bereitstellt. Insbesondere werden serielle Eingangsdaten, wie beispielsweise
nicht zu Null zurückkehrende
Daten, empfangen und zu zurückgewonnenen
und synchronisierten parallelen Ausgangsdaten umgewandelt.
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2 zeigt
grob verschiedene mögliche Ausführungsformen
der Datentaktrückgewinnungsschaltung 3 mit
oder ohne Seriellumsetzer 4, wobei die Schaltung 3 zur
Anwendung in dem Datenempfänger 1 von 1 dient.
Der Dateneingang in die Rückgewinnungsschaltung 3 bei "DATEN ein" wird in eine parallelen
Anordnung 5 aus Abtastvorrichtungen 5-1, 5-2, 5-3 und 5-4 eingespeist,
die jeweils einen Takteingang "ck", einen Dateneingang
D, der mit "DATEN
ein" gekoppelt ist,
und einen Datenausgang "Q,
Q invert" aufweisen.
Die Abtastvorrichtungen 5 können Flip-Flops, wie beispielsweise
D-Flip-Flops, sein.
Die Rückgewinnungsschaltung 3 umfasst
einen steuerbaren Quadraturtaktoszillator 6 und eine Phasendetektorlogik 7.
Die Takteingänge
ck der Abtastvorrichtungen 5-1, 5-2 sind an den
einen Quadraturausgang CKQ des Oszillator 6 gekoppelt,
während der
andere Quadraturausgang CKI an die Takteingänge ck des Oszillators 6 gekoppelt
ist. Die Ausgänge
Q der Abtastvorrichtungen 5-1, 5-2 geben parallele
Ausgangsdaten aus, die als Va und Vb in die Eingänge der Phasendetektorlogik 7 eingespeist
werden. In einer möglichen
Ausführungsform
kann das Ausgangssignal Vtr der Abtastvorrichtung 5-3 direkt in
den Eingang Vt der Detektorlogik 7 eingespeist werden.
Die Logik 7 erzeugt ein UP/DN-Steuersignal zum Abstimmen
der Frequenz der Quadraturoszillatorsignale CKQ und CKI mittelt
eines Frequenzsteuerungseingangs Vtune des Oszillators 6.
Bei der in 2 gezeigten Ausführungsform
umfasst die Rückgewinnungsschaltung 3 einen
steuerbaren Schalter SW1 mit einem Schaltersteuereingang, der an
das Signal CKQ gekoppelt ist, und einen steuerbaren Schalter SW2
mit einem Schaltersteuereingang, der an das Signal CKI gekoppelt
ist. Jeder der steuerbaren Schalter SW1 und SW2 hat zwei Dateneingänge, die
mit den jeweiligen Ausgängen
Vtr, Vtf bzw. Q, Q der Vorrichtungen 5-1, 5-2 gekoppelt
sind, und Schaltausgänge
Vt bzw. "DATEN aus" zum Bereitstellen
eines weiteren Detektorlogikeingangssignals bzw. weiterer seriell
umgesetzter Ausgangsdaten. Die zwei Schalter SW1 und SW2 können identisch sein,
und ihr Betrieb (bezüglich
SW1) wird durch folgende Beziehungen bestimmt:
Wenn CKQ = high,
dann Vt = Vtr, wenn CKQ = low, dann Vt = Vtf.
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Wenn
der Schalter SW2, der als ein Multiplexer/Seriellumsetzer fungiert,
fehlt, so werden parallele Ausgangsdaten durch die Demultiplex-Abtastvorrichtungen 5-1, 5-2 ausgegeben,
ansonsten gibt "DATEN
aus" serielle Ausgangsdaten
aus. Es wird nun beispielhaft der Betrieb der Datentaktrückgewinnungsschaltung 3 in
der Ausführungsform,
die vollständig
in 2 gezeigt ist, erläutert.
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3 zeigt
eine Veranschaulichung von Signalen in aufeinanderfolgenden Intervallen 1, 2,
... 5 zum Erläutern
des Betriebes der Datentaktrückgewinnungsschaltung
von 2. Schematisch ist in 2 veranschaulicht,
dass der Dateneingangstrom Din durch die Abtastschaltungen 5-1 und 5-3 an
der ansteigenden Flanke von CKQ bzw. CKI abgetastet wird, während die
Abtastschaltungen 5-2 und 5-4 an der abfallenden
Flanke der Taktsignale CKQ bzw. CKI abgetastet werden. Beide Quadraturtaktsignale sind
exakte Kopien einer "10101010
Din"-Folge, so dass
nach der Synchronisation der Quadraturoszillatorsteuerschleife diese
Taktsignale eine Frequenz haben, die der Hälfte der verwendeten Bit-Rate
entspricht. Nach erreichter Synchronisation erfolgen die Übergänge in dem "DATEN aus"-Signal (idealerweise)
an der ansteigenden und/oder der abfallenden Flanke des CKI-Signals.
Darum kann das CKQ-Signal, das relativ zu dem CKI-Signal um 90 Grad
verzögert
ist, benutzt werden, um das "DATEN
ein"-Signal in der
Mitte des bekannten Augendiagramms abzutasten, was der ideale Moment
dafür ist.
Dies geschieht in den Abtastschaltungen 5-1 und 5-2.
Wenn wir von einem willkürlichen
Din-Muster ausgehen, so sind in den Intervallen 1 bzw. 2 die
Din-Übergänge gegenüber den
CKI-Übergängen zeitverzögert. Die Phasendetektorlogik
verarbeitet dies in den nächsten Intervallen 2 bzw. 3,
wobei die das Dn-Signal auf "aktiv" setzt, wodurch die
Frequenz des Oszillators 6 verringert wird. Im Gegensatz
dazu geht im Intervall 4 der Din-Übergang dem CKI-Übergang
voraus, was im Intervall 5 verarbeitet wird, wo UP auf "Aktiv" gesetzt wird, wodurch
die Phase der Quadraturtaktsignale CKI und CKQ weitergeschaltet
wird. Es ist zu beachten, dass, um in diesem Fall – mit nur
einem einzigen Schalter SW1 – eine
korrekte Funktion zu erreichen, der invertierte Ausgang "Q invert" das Signal Vtf ausgeben
muss. Der Grundgedanke des Algorithmus' ist, dass das Vt-Signal, das von den
Abtastungen abgeleitet ist, die während der ansteigenden und
abfallenden Flanken von CKI vorgenommen wurden, gleich Vb ist, wenn
CKI-Übergänge zu den "DATEN ein"-Übergängen führen, und gleich Va ist, wenn
CKI-Übergänge gegenüber den ""DATEN ein"-Übergängen zeitverzögert sind.
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Während des
Intervalls 3 liegen keine Übergänge in dem "DATEN ein"-Signal
vor, und somit sind die Signale Va und Vb im nächsten Intervall gleich. In diesem
Fall werden entweder die UP Dn-Signale zurückgesetzt, oder eines dieser
Signale kann im aktiven Zustand verbleiben, der durch die Informationen eingestellt
wurde, die aus dem letzten Datenübergang
abgeleitet wurden. Die erstgenannte Alternative ist eine robuste
Option, die mit uncodierten Datensignalen verwendet wird, wie beispielsweise
jene, die in SDH/SONET-Netzen benutzt werden, wo es zu sehr langen
Folgen von Einsen und Nullen kommen kann. Korrektursignale werden
dann nur erzeugt, nachdem Übergänge in den
Daten erkannt wurden, und solche Korrektursignale dauern nicht länger als
einen einzigen Bit-Zeitraum. Die zweitgenannte Option kann nur in
Systemen angewendet werden, wo die Daten ordnungsgemäß codiert
sind, so dass ein gleichstromfreier Inhalt und eine Mindestmenge
an Übergängen garantiert
ist. Die oben angestellten Überlegungen führen zu
der Wahrheitstabelle von 6.
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4 zeigt
kombinierte Ausführungsformen der
Datentaktrückgewinnungsschaltung 3 in
einer Demultiplexerkonfiguration mit einer Bitfehlerratendetektorlogik 8.
SW2 von 2 ist hier durch eine D-Verriegelungsvorrichtung 9 ersetzt,
die die Aufgabe hat, die Übergänge des
Ausgangssignals b0 zu der abfallenden Flanke von CKQ zu synchronisieren. Die
D-Verriegelung hat einen Takteingang ck, der mit dem Quadraturtaktoszillatorsignal
CKQ gekoppelt ist, und einen Dateneingang D, der mit dem jeweiligen Ausgang
Q der Abtastvorrichtung 5-1 gekoppelt ist. Dadurch haben
beide parallele Ausgänge
b0 und b1 gleichzeitig erfolgende Übergänge. Diese Architektur ermöglicht die
Beurteilung der Datensignalqualität durch Ermöglichen einer Schätzung der
Bitfehlerrate (BFR). Dazu kann die Schaltung 3 des Weiteren
umfassen: einen steuerbaren Schalter SW3 mit einem Schaltersteuereingang
CKQ, der mit dem Quadraturtaktoszillator 6 gekoppelt ist,
zwei Dateneingänge, die
mit den jeweiligen Ausgängen
Q und Q der Abtastvorrichtungen 5-3 bzw. 5-4 gekoppelt
sind, und einen Schaltausgang Vc, der mit der BFR-Detektorlogik 8 gekoppelt
ist. Weitere BFR-Detektoreingänge werden
durch Va und Vb gebildet.
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Die
BFR-Detektorlogik 8 funktioniert folgendermaßen. Der
Wert der Abtastungen Va, Vb und Vc wird verglichen, sofern die Bedingung
Va = Vb erfüllt ist.
Da dies bedeutet, dass während
des vorherigen Intervalls kein Übergang
stattgefunden hat, wird erwartet, dass die Vc-Signale den gleichen
Wert haben wie Va und Vb. Wenn dies nicht der Fall ist, dann ist die
Erklärung,
dass durch eine oder mehrere der Abtastvorrichtungen 5 eine
falsche Entscheidung getroffen wurde. Dies kann nur durch das Vorhandensein
von Störrauschen
auf dem Eingangsdatensignal erklärt
werden, was zu dem Schluss führt, dass
es zu einer Minderung der Qualität
des Übertragungskanals
gekommen ist, was einen BFR-bezogenen Signalverlust zur Folge hat.
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5a und 5b zeigen
Ausführungsformen
einer Phasendetektorlogik bzw. einer Bitfehlerratelogik zur Anwendung
in den Rückgewinnungsschaltungen
der 2 und 4. Die hier veranschaulichten
sehr einfachen Logikimplementierungen umfassen jeweils zwei exklusive
ODER-Schaltungen 9-1 bis 9-4, in die Signale,
wie angedeutet, eingespeist werden. Die Logiken 7 und 8 umfassen des
Weiteren AND-Gatter 10-1 bis 10-3 zum Erzeugen
der UP/Dn-Signale und einer BFR-Markierung zum Abstimmen der Frequenz
des Quadraturoszillators 6 bzw. zum Anzeigen eines festgestellten
Bitfehlers.
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Legende der Zeichnungen
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1
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- in: in
- 2: Begrenzer
- 3: Daten-/Taktrückgewinnung
DTR
- data: Daten
- clock: Takt
- out: aus
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2
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- DATA in: DATEN ein
- DATA out: DATEN aus
- late: spät
- early: früh
- 7: Phasendetektorlogik
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3
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4
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- DATA in: DATEN ein
- DATA out: DATEN aus
- late: spät
- early: früh
- 7: Phasendetektorlogik
- 8: BFR-Detektorlogik
- BER flag: BFR-Markierung
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5b
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6
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