DE102005013480B3

DE102005013480B3 - Verfahren zur Übertragung eines seriellen Bitstroms und elektronischer Sender zur Übertragung eines seriellen Bitstroms

Info

Publication number: DE102005013480B3
Application number: DE102005013480A
Authority: DE
Inventors: Harald Sandner; Jörg Goller
Original assignee: Texas Instruments Deutschland GmbH
Current assignee: Texas Instruments Deutschland GmbH
Priority date: 2005-03-23
Filing date: 2005-03-23
Publication date: 2006-09-21
Anticipated expiration: 2025-03-24
Also published as: US7660364B2; US20070069927A1

Abstract

Verfahren zur Übertragung eines seriellen Bitstroms, umfassend die folgenden Schritte:
– Pufferung des Bitstroms vor dessen Übertragung;
– Detektion vorgegebener Bitfolgen in dem gepufferten Bitstrom, die anfällig für Zwischenzeichenstörung sind,
– Einspeisung des Bitstroms an eine getaktete Sendestufe, und
– Anpassung der Phase eines Takts, der an der getakteten Sendestufe angelegt ist, derart, dass die Dauer der Übertragung eines bestimmten Bits in einer detektierten vorgegebenen Bitfolge ausreichend unterschiedlich von der Dauer der Übertragung von anderen Bits in der detektierten vorgegebenen Bitfolge ist, um Zwischenzeichenstörung zu kompensieren.

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Übertragung eines seriellen Bitstroms und einen elektronischen Sender zur Übertragung eines seriellen Bitstroms.

Ein herkömmliches Übertragungssystem umfasst einen elektronischen Sender, einen Übertragungskanal und einen elektronischen Empfänger. Der Übertragungskanal kann aus einem beliebigen, für Datenübertragung geeigneten Medium bestehen. Insbesondere werden dabei physikalische Leitungen verwendet. Es ist aber auch ein drahtloser Kanal vorstellbar, über den die Datenübertragung durch elektromagnetische Strahlung erfolgt.

Der elektronische Sender umfasst normalerweise einen Taktgenerator sowie eine Sendeeinheit. Jedes Bit des übertragenen Signals wird mit dem Sendetakt synchronisiert. Das übertragene Signal wird vom Empfänger wiederhergestellt. Im Empfänger wird der Takt aus den übertragenen Daten mit Hilfe eines Phasenregelkreises (PLL) wiederhergestellt. Die übertragenen Bits werden synchron mit dem Takt abgetastet. Der ideale Abtastpunkt zur Wiederherstellung der Bits liegt auf halbem Weg zwischen zwei aufeinanderfolgenden Flanken des empfangenen Signals.

Auf Grund der begrenzten Kennwerte des Übertragungskanals tritt auf der Seite des Empfängers Jitter auf. Jitter steht für die Abweichung eines Ereignisses von dem idealen Zeitpunkt des Ereignisses. Bei einem Datenübertragungssystem ist dieses Ereignis der Übergang des empfangenen Datensignals. Der ideale Zeitpunkt eines Ereignisses ist synchron mit den vom wiederhergestellten Takt bereitgestellten Taktübergängen. Auf Grund von Jitter treten die Übergänge der empfangenen Daten jedoch nicht genau synchron mit den Taktübergängen auf.

Das Problem von Jitter wurde bereits im Stand der Technik zur Datenübertragung adressiert. Insbesondere wurde eine bestimmte Art von datenabhängigem Jitter, die sog. Zwischenzeichenstörung (Inter-Symbol-Interferenz, ISI), erkannt. 1 der beigefügten Zeichnungen zeigt ein differenzielles Ausgangssignal „TX" eines Senders, das einer Folge von digitalen Werten „111101" entspricht, und das entsprechende Signal „RX" an einem Empfänger. Auf Grund der Verzögerungscharakteristik des Übertragungskanals hat ein einzelnes „0"-Bit, das auf eine Folge von „1"-Bits folgt, eine verringerte Bitbreite in Bezug auf die entsprechende Bitbreite im übertragenen Signal.

Eine Vorentzerrung der Amplitude ist ein Versuch der Kompensierung von Zwischenzeichenstörung. Eine Vorentzerrung führt jedoch zu einer erhöhten Leistungsaufnahme auf der Seite des Senders.

JP 57-089 360 A offenbart eine Sendevorrichtung, in der der datenabhängige Jitter (ISI) vermieden wird, indem die Pulsweite des Signals verändert wird. Dazu wird die Charakteristik des Übertragungskanal bestimmt und die Pulsweite so verringert bzw. erhöht, daß die durch den datenabhängigen Jitter hervorgerufene Pulsweitenveränderung gerade kompensiert wird.

Es ist Aufgabe der vorliegenden Erfindung, ein Verfahren zur seriellen Übertragung von Bitfolgen unter Verwendung eines elektronischen Senders zur seriellen Übertragung von Bitfolgen bereitzustellen, das eine Zwischenzeichenstörung (ISI) ohne einen erhöhten Leistungsbedarf auf der Seite des Senders kompensiert.

Im erfindungsgemäßen Verfahren zur Übertragung eines seriellen Bitstroms wird der Bitstrom vor dessen Übertragung gepuffert, und vorgegebene Bitfolgen, die anfällig für Zwischenzeichenstörung sind, werden im gepufferten Bitstrom detektiert. Der Bitstrom wird einer getakteten Sendestufe zugeführt. Die Phase eines an der getakteten Sendestufe angelegten Takts wird so angepasst, dass die Dauer der Übertragung eines bestimmten Bits in einer detektierten vorgegebenen Bitfolge ausreichend unterschiedlich von der Dauer der Übertragung von anderen Bits in der detektierten vorgegebenen Bitfolge ist, um Zwischenzeichenstörung zu kompensieren.

Die vorliegende Erfindung, wie sie in den beigefügten Patentansprüchen definiert ist, betrifft auch einen elektronischen Sender zur seriellen Übertragung eines Bitstroms. Der elektronische Sender gemäß der Erfindung umfasst einen Pufferspeicher zur Pufferung des Bitstroms vor dessen Übertragung und eine Entscheidungslogikschaltung zur Detektion vorgegebener Bitfolgen, die anfällig für Zwischenzeichenstörung sind, im gepufferten Bitstrom. Der Sender umfasst auch eine getaktete Sendestufe mit einem Eingang, der mit einem Ausgang des Pufferspeichers verbunden ist, und Mittel zur Anpassung der Phase eines am getakteten Sender angelegten Takts in Reaktion auf ein Steuerausgangssignal von der Entscheidungslogikschaltung, so dass die Dauer der Übertragung eines bestimmten Bits in der detektierten vorgegebenen Bitfolge ausreichend unterschiedlich von der Dauer der Übertragung von anderen Bits in der detektierten vorgegebenen Bitfolge ist, um Zwischenzeichenstörung zu kompensieren.

Ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung wird nachstehend unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Es zeigen:
1 eine Darstellung eines übertragenen Differenzsignals, entsprechend einer Bitfolge „111101", und des entsprechenden empfangenen Signals;
2 ein schematisches Blockdiagramm eines elektronischen Senders;
3 ein ausführlicheres Blockdiagramm eines vereinfachten Ausführungsbeispiels; und
4 eine Grafik, die den Betrieb des Senders gemäß 3 veranschaulicht.
Der elektronische Sender gemäß 2 umfasst ein Schieberegister 10, das als Pufferspeicher agiert und einen Eingang „Data In" aufweist, an dem ein serieller Bitstrom empfangen wird. Schieberegister 10 weist eine Anzahl von Stufen auf, die zur Pufferung einer Folge aufeinanderfolgender Bits geeignet sind, die anfällig dafür sind, Zwischenzeichenstörung zu erzeugen, wie zu Beginn unter Bezugnahme auf 1 erklärt wurde. Jede Stufe des Schieberegisters 10 hat einen Ausgang, der mit einem entsprechenden Eingang der Entscheidungslogikschaltung 12 verbunden ist, die dafür eingerichtet ist, bestimmte Muster in der gepufferten Bitfolge zu detektieren, die anfällig dafür sind, Zwischenzeichenstörung (ISI) zu erzeugen. Entscheidungslogikschaltung 12 hat einen parallelen Ausgang, der mit einem entsprechenden Steuereingang eines Phasenmultiplexers 14 verbunden ist. Phasenmultiplexer 14 hat eine Vielzahl von Taktsignaleingängen für Taktsignale, die von einem Taktgenerator (nicht in 2 gezeigt) empfangen werden. Diese Taktsignale haben alle eine gleiche Taktfrequenz und eine wechselseitige Phasenverschiebung um denselben Betrag. Ein typischer Taktgenerator bestünde aus einem Phasenregelkreis mit einem spannungsgesteuerten Ringoszillator, dessen z.B. fünf Stufen jeweils eines der wechselseitig phasenverschobenen Taktsignale bereitstellen würden. Schieberegister 10 würde auch ein Taktsignal vom Taktgenerator empfangen. Eine getaktete Sendestufe 16 hat einen Signaleingang, der mit einem Signalausgang des Schieberegisters 10 verbunden ist, und einen Takteingang, der mit dem Ausgang des Phasenmultiplexers 14 verbunden ist. Der Ausgang Data Out der getakteten Sendestufe 16 steuert einen Übertragungskanal, der beliebige verfügbare Technologien bzw. Standards verwenden kann.
Die ICI-Entscheidungslogik, Schaltung 12, ermittelt aus der Vielzahl von am Phasenmultiplexer 14 angelegten Taktsignalen dasjenige, das in Gegenwart jeder einzelnen an den Stufenausgängen des Schieberegisters 10 ermittelten Bitsequenzen die beste Kompensation von ISI-Störungen ermöglicht. Dementsprechend wird die Dauer von bestimmten Bits im Bitstrom am Ausgang „Data Out" der getakteten Sendestufe 16 in Bezug auf die normale Dauer anderer Bits im Bitstrom erhöht oder verringert.
Im Ausführungsbeispiel gemäß 3 wird Schieberegister 10 aus neun kaskadierten D-Flipflops gebildet. Die ISI-Entscheidungslogik 12 hat eine erste Stufe aus acht EXKLUSIV-NOR-Gattern, von denen jedes zwei Eingänge mit den Ausgängen von zwei aufeinander folgenden D-Flipflops des Schieberegisters 10 aufweist, und aus acht D-Flipflops, von denen jedes mit einem der EXKLUSIV- NOR-Gatter verknüpft ist und sein Ausgabesignal am Dateneingang empfängt. In einer zweiten Stufe hat Logik 12 ein NOR-Gatter, ein NAND-Gatter und zwei ODER-Gatter, die jeweils die Ausgänge des ersten bis dritten, vierten bis sechsten, siebten bzw. achten D-Flipflops des vorhergehenden Pegels verknüpfen. Die Ausgänge des NOR-Gatters, des NAND-Gatters und des ODER-Gatters werden von zugeordneten D-Flipflops gepuffert. In einer dritten Stufe der Logik 12 werden die Ausgänge der vorhergehenden D-Flipflops durch ein EXKLUSIV-NOR-Gatter und durch ein NAND-Gatter verknüpft, deren Ausgänge jeweils durch ein zugehöriges D-Flipflop gepuffert werden. In einer vierten Stufe sind die Ausgänge der vorhergehenden D-Flipflops durch ein NOR-Gatter verknüpft, gefolgt von zwei kaskadierten D-Flipflops. Die Ausgänge A und B dieser D-Flipflops sind Steuereingänge des Phasenmultiplexers 14.
Alle D-Flipflops im Schieberegister 10 und in Logik 12 sind mit demselben Taktsignal getaktet, d.h. Taktsignal „0" aus drei am Phasenmultiplexer 14 angelegten Taktsignalen „–90", „0" und „+90". In diesem Beispiel, das zur Erläuterung vereinfacht wurde, werden nur drei Taktsignale mit gleicher Frequenz und mit Phasenverschiebungen von +90° oder –90° berücksichtigt. Der Ausgang des Phasenmultiplexers 14 ist mit dem Takteingang der getakteten Sendestufe 16 verbunden. Die Sendestufe 16 enthält ein Schieberegister mit vier kaskadierten Flipflops, die alle durch den Takt am Ausgang des Multiplexers 14 getaktet sind. Die Anzahl von Stufen in dem Schieberegister entspricht natürlich der Anzahl der kaskadierten Flipflops in Logik 12.
Im Ausführungsbeispiel gemäß 3 werden die an der getakteten Sendestufe 16 angelegten Daten vom Ausgang des dritten D-Flipflops im Schieberegister 10 übernommen. Es sollte klar sein, dass die entsprechende Stufe im Schieberegister zur Ableitung des Eingangssignals für die Sendestufe 16 durch die Gesamtzeitsteuerung bestimmt wird. Mit der gezeigten Konfiguration werden Bits ab dem 5ten Takt nach Feststellung von einer benötigten Aktion geändert. Das letzte Bit einer langen Folge wird verkürzt (–90°), und ein nachfolgendes Bit wird verlängert (+90°).
Die Empfindlichkeit der ISI-Detektion wird durch die Länge des Schieberegisters 10 bestimmt, d.h. durch die Anzahl seiner Stufen. Im gezeigten Ausführungsbeispiel kann die Empfindlichkeit durch Aktivierung bzw. Deaktivierung der 8ten und 9ten Stufe des Schieberegisters 10 erhöht oder verringert werden. Dies wird durch selektives Anlegen eines niederen oder hohen Logikpegels an einem der zwei Eingänge der ODER-Gatter auf der zweiten Stufe der Logik 12 erreicht.
In der Grafik gemäß 4 zeigen die oberen Signale „–90°-CLK", „0°-CLK" und „+90°-CLK" die drei Taktsignale, die an den Signaleingängen des Phasenmultiplexers 14 angelegt werden. Signal „<AB>" ist die Verknüpfung der Steuersignale A und B, die an den Steuereingängen des Phasenmultiplexers 14 angelegt werden. „DATA_OUT" ist der entstehende serielle Bitstrom am Ausgang der Sendestufe 16. Wenn beide Signale A und B einen niedrigen Logikpegel („00") haben, gibt Phasenmultiplexer 14 das „0°-CLK" Taktsignal aus. Wenn Signal A einen hohen und Signal B einen niedrigen Logikpegel („10") haben, gibt Phasenmultiplexer 14 das „–90°-CLK" Taktsignal aus, und die Dauer eines übertragenen Bits wird verkürzt. Wenn Signal A einen niedrigen und Signal B einen hohen Logikpegel („01") haben, gibt Phasenmultiplexer 14 das „+90°-CLK" Taktsignal aus, und die Dauer eines übertragenen Bits wird verlängert.

Claims

Verfahren zur Übertragung eines seriellen Bitstroms, umfassend die folgenden Schritte: – Pufferung des Bitstroms vor dessen Übertragung; – Detektion vorgegebener Bitfolgen in dem gepufferten Bitstrom, die anfällig für Zwischenzeichenstörung sind, – Einspeisung des Bitstroms an eine getaktete Sendestufe, und – Anpassung der Phase eines Takts, der an der getakteten Sendestufe angelegt ist, derart, dass die Dauer der Übertragung eines bestimmten Bits in einer detektierten vorgegebenen Bitfolge ausreichend unterschiedlich von der Dauer der Übertragung von anderen Bits in der detektierten vorgegebenen Bitfolge ist, um Zwischenzeichenstörung zu kompensieren.
Verfahren gemäß Anspruch 1, bei dem der Schritt zur Detektion der vorgegebenen Bitfolge die Detektion einer Vielzahl aufeinanderfolgender Bits in einem ersten Zustand gefolgt von einem Bit in einem zweiten Zustand umfasst, wobei auf das Bit in dem zweiten Zustand ein Bit in dem ersten Zustand folgt, und der Schritt der Anpassung der Phase die Dauer der Übertragung des Bits im zweiten Zustand verlängert.
Verfahren gemäß Anspruch 1, bei dem der Schritt der Detektion der vorgegebenen Bitfolge eine Detektion einer Vielzahl von aufeinanderfolgenden Bits in einem ersten Zustand gefolgt von einem Bit in einem zweiten Zustand umfasst, wobei auf das Bit im zweiten Zustand ein Bit im ersten Zustand folgt, und der Schritt der Anpassung der Phase die Dauer der Übertragung des Bits im zweiten Zustand verkürzt.
Elektronischer Sender zur Übertragung eines seriellen Bitstroms, umfassend – einen Pufferspeicher (10) zur Pufferung des Bitstroms vor dessen Übertragung; – eine Entscheidungslogikschaltung (12) zur Detektion vorgegebener Bitfolgen, die anfällig für Zwischenzeichenstörung sind, und die ein Steuerausgangssignal bereitstellt, – eine getaktete Sendestufe (16) mit einem Eingang, der mit einem Ausgang des Pufferspeichers verbunden ist, und – Mittel (14) zur Anpassung der Phase eines an der getakteten Sendestufe (16) angelegten Takts in Reaktion auf das Steuerausgangssignal von der Entscheidungslogikschaltung (12), so dass eine Dauer der Übertragung eines bestimmten Bits in der detektierten vorgegebenen Bitfolge ausreichend unterschiedlich von der Dauer der Übertragung von anderen detektierten vorgegebenen Bits in der Bitfolge ist, um die Zwischenzeichenstörung zu kompensieren
Elektronischer Sender gemäß Anspruch 4, bei dem der Pufferspeicher ein Schieberegister (10) ist und die Entscheidungslogikschaltung (12) parallel die Inhalte aller Stufen im Schieberegister (10) abtastet.
Sender gemäß Anspruch 4 oder Anspruch 5, ferner umfassend einen Taktgenerator (18), der eingerichtet ist, um eine vorgegebene Anzahl von Taktsignalen mit gleicher Frequenz, die wechselseitig um gleiche Beträge phasenverschoben sind, zu erzeugen, und einen Phasenmultiplexer (14), der durch die Entscheidungslogikschaltung (12) gesteuert wird, um eines der Taktsignale zum Anlegen am Takteingang der Sendestufe (16) auszuwählen.
Elektronischer Sender gemäß Anspruch 6, bei dem die Entscheidungslogikschaltung (12) aufeinanderfolgende Stufen von logischen Verknüpfungsgliedern umfasst, beginnend bei den Stufen des Schieberegisters und endend bei einem Steuereingang des Phasenmultiplexers (14).