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Die
Erfindung befaßt
sich mit dem Problem der zeitlichen gegenseitigen Ausrichtung (Einphasung)
von zwei im wesentlichen isochronen (gleichzeitig auftretenden)
digitalen Signalen, nämlich
deren Versetzen in eine gegebene Phasenbeziehung.
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Die
Erfindung wurde mit besonderer Hinwendung zu dem Problem entwickelt,
ein örtlich
in einem Datenverarbeitungsgerät
erzeugtes Taktsignal auf einen am Eingang des Geräts eintreffenden
Fluß von Daten
wie beispielsweise NRZ-Daten (Daten ohne Rückkehr nach Null) auszurichten.
Die Bezugnahme auf diese spezielle Anwendung sollte jedoch nicht
als Begrenzung des Umfangs der Erfindung verstanden werden, die
allgemein das Problem betrifft, im wesentlichen isochrone digitale
Signale beliebiger Natur aufeinander auszurichten. Die Bezugnahme
auf "im wesentlichen" isochrone Signale
bedeutet, daß die Erfindung,
speziell in den bevorzugten Ausführungsformen,
es ermöglicht,
auch mögliche
Driftverschiebungen, Zittererscheinungen und andere Störungen in
Kauf zu nehmen, die die Frequenz der beteiligten Signale beeinträchtigen
können.
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Die üblicherweise
angewandte Technik zum zeitlichen Ausrichten zweier Signale (beispielsweise eines
durch ein Informationssignal modulierten Trägers und eines örtlichen
Oszillatorsignals, das zum Demodulieren des vom genannten Träger transportierten
Informationssignals verwendet wird) ist die unter der Abkürzung PLL
(phase-locked loop, phasenverriegelte Schleife) bekannte Technik.
Diese Technik, insbesondere in ihren komplexer ausgearbeiteten Implementierungen,
eignet sich jedoch kaum für die
Verwendung mit elementaren oder einfachen digitalen Schaltungen,
besonders wenn die Schaltungen in großer Stückzahl hergestellt und verwendet werden
sollen, mit der resultierenden Notwendigkeit, die Komplexität und die
Kosten, die mit den individuellen Schaltungen verbunden sind, zu
begrenzen.
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Vorrichtungen
für den
Zweck sind beispielsweise aus EP 0 348 918 A, EP 0 424 741 A, GB
2 171 577 A, WO 90 07238 A und US 5 022 057 A bekannt, bei denen
eine Mehrzahl von replizierten Kopien eines örtlichen Oszillatorsignals
erzeugt wird zum Zweck, diejenige replizierte Kopie auszuwählen, die die
zum Abtasten des mit dem Informationssignal modulierten Trägers richtige
Phase hat. Zum Ausnützen
der besten Arbeitsweise und des besten Zeitpunkts zur Durchführung der
Phasenkorrektur des Ausgangstaktsignals werden unterschiedliche
Verfahren angewandt. Beispielsweise lehrt die WO 90 07238 A Verarbeitungseinrichtungen,
die nicht-konstante kurzzeitversetzte replizierte Kopien erzeugen, welche
jedoch durch die zeitverschiebende Vorrichtung modifiziert werden
können;
diese zeitverschiebende Vorrichtung ist ein UND-Glied und wird dazu verwendet,
das Ausgangssignal zu sperren, bis ein neues asynchrones Signal
die Operation erneut startet, so daß nicht für eine kontinuierliche Operation
gesorgt ist. Schwierigkeiten ergeben sich jedoch in Bezug auf häufige Phasenänderungen
im ausgangsseitig gelieferten Taktsignal unter solchen Umständen, bei
denen aufgrund der Phasenbeziehungen zwischen den Eingangssignalen
eine instabile Situation auftreten kann. Das Ausgangssignal ist
nicht vor den Spannungsspitzen geschützt, die während der Phasenübergänge auftreten
können,
was aber notwendig wäre,
um eine korrekte Datenabtastung selbst im Fall zu ermöglichen,
daß die
Daten und der Takt nicht vollkommen synchron sind.
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Der
Zweck der Erfindung ist es also, eine Vorrichtung und ein Verfahren
für die
Ausrichtung digitaler Signale zu schaffen, die in einer einfachen Form,
zu verminderten Kosten, jedoch ohne negative Beeinflussung des schließlichen
Betriebsverhaltens, bereitgestellt werden können und die auf Frequenz- und
Phasenfehler und -fluktuationen weniger empfindlich sind.
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Gemäß der Erfindung
wird dieser Zweck erreicht durch eine Vorrichtung und ein Verfahren
mit den kennzeichnenden Merkmalen, die spezifisch in den nachfolgenden
Ansprüchen
offenbart sind.
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Die
Erfindung wird nun, nur auf dem Wege eines nicht begrenzenden Beispiels,
unter Bezugnahme auf die anliegenden Zeichnungen beschrieben. Es
zeigen:
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1 in
Form eines Blockdiagramms das Betriebs-Grundprinzip einer Vorrichtung
gemäß dem Ausgangspunkt
der Erfindung;
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2 eine
Anzahl von Zeitverlaufsdiagrammen, die sich auf einen gemeinsamen
Zeitmaßstab beziehen
und die das Verhalten von Signalen zeigen, die während des Betriebs der in 1 gezeigten Schaltung
auftreten;
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3 ein
detaillierter Blockschaltplan einer erfindungsgemäßen Vorrichtung;
und
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4 ein
Zustandsdiagramm einer Schaltung in 3.
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In
den 1 und 3 bezeichnet das Bezugszeichen 1 eine
Vorrichtung, die zwei im wesentlichen gleichzeitig auftretende (isochrone)
digitale Signale zeitlich aufeinander ausrichten soll. Beim dargestellten
Beispiel ist das erste Signal ein digitales Taktsignal CKIN, das
von einem digitalen Oszillator bekannter Art (der in der Zeichnung
nicht extra dargestellt ist) erzeugt worden ist und eine Periode
T hat. Das zweite digitale Signal ist indessen ein Fluß von einlaufenden
Daten (Signal DATA) mit einer der Periode T des Signals CKIN entsprechenden
Bitperiode. Die Vorrichtung 1 dient dazu, an ihrem Ausgang ein
Taktsignal CKOUT zu erzeugen, das "zeitlich ausgerichtet" ist, das also in
Bezug zum Signal DATA eine vorgegebene Phasenbeziehung hat.
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Im
folgenden wird auf eine bevorzugte Ausführungsform Bezug genommen,
bei der die gesuchte Phasenbeziehung derart ist, daß das Signal
CKOUT eine ansteigende Flanke (Übergang
vom logischen Wert "0" zum logischen Wert "1") hat, die idealerweise im Zentrum des
Bitintervalls des Signals DATA positioniert ist, von dem angenommen
ist, daß es
ein NRZ-Signal (Signal ohne Rückkehr
nach 0) ist. Dies ist freilich nur eine von vielen Möglichkeiten: Eine
andere logische Konfiguration oder Programmierung der die erfindungsgemäße Ausführungsform bildenden
Elemente erlaubt es, eine andere Ausrichtung, und somit eine andere
Phasenbeziehung zu erhalten. Es ist sogar möglich, die erfindungsgemäße Vorrichtung
so zu gestalten, daß die
Ausrichtungsbedingung selektiv geändert werden kann, sofern dies für die Betriebszwecke
erwünscht
ist.
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Das
eintreffende Taktsignal CKIN wird am Eingang eines Phasenschiebermoduls 2 (von
bekanntem Aufbau) eingespeist, das an seinem Ausgang 2n replizierte
Kopien des Signals CKIN erzeugt, die durch eine vorgegebene Phasendifferenz
voneinander getrennt sind (die als konstant für alle benachbarten replizierten
Kopien angenommen wird). Bei der hier beispielhaft dargestellten
Ausführungsform ist
n = 2, so daß das
Modul 2 vier Taktsignale CK1, CK2, CK3 und CK4 erzeugt,
die durch einen Phasenunterschied von 90° voneinander getrennt sind.
Wie zuvor angegeben, ist das Modul 2 von bekannter Bauart:
Beispielsweise können
die vier verschiedenen Phasen ausgehend von einem von einer PLL
innerhalb des Moduls 2 erzeugten Signal mit der zweifachen
Frequenz erhalten werden. Es ist außerdem klar, daß zumindest
in den meisten Fällen
eine der replizierten Kopien (beispielsweise das Signal CK1) einfach
das einlaufende Signal CKIN sein kann. Das typische Verhalten der
Signale CK1 bis CK4 mit den jeweiligen Phasendifferenzen ist in
den vier Zeitdiagrammen dargestellt, die in 2 oben angeordnet sind.
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Die
vier (oder allgemein 2°)
replizierten Kopien CK1, CK2, ... des Signals CKIN, die vom Modul 2 erzeugt
werden, werden an den Eingang eines Auswählmoduls 3 gegeben,
das normalerweise aus einem Multiplexer besteht, dessen Funktion
es ist, eine der replizierten Kopien CK1, CK2, ... zum Ausgang der
Vorrichtung 1 als Ausgangssignal CKOUT, das zeitlich auf
das Signal DATA ausgerichtet ist, durchzulassen. Diese eine replizierte
Kopie wird in einer Weise ausgewählt,
die später
genauer dargelegt wird. Das auf die Daten ausgerichtete Signal CKOUT und
das Signal DATA werden dann (nicht dargestellten) Anwendervorrichtungen
zur Verfügung
gestellt, in denen das Signal DATA unter Verwendung des Signals
CKOUT abgetastet werden kann.
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Die
Bezugszeichen 4 und 5 bezeichnen zwei D-Flipflops,
die das Signal DATA an ihrem jeweiligen Einschalteingang CK empfangen.
An seinem Eingang D empfängt
der Flipflop 4 das Signal CK4, und an seinem Eingang D
empfängt
der Flipflop 5 das Signal CK3. Die an den Ausgängen Q der
Flipflops 4 und 5 auftretenden Signale, die mit
SL0 bzw. SL1 bezeichnet sind, werden den Steuereingängen des
Multiplexers 3 eingespeist, um die Auswahl einer der replizierten
Kopien CK1, CK2, ... als Signal CKOUT zu bewirken. Die Flipflops 4 und 5 bilden
im wesentlichen eine Abtastschaltung, die den Zustand einer Untergruppe
der Signale CK1 bis CK4 zu einem gegebenen Zeitpunkt feststellen
können,
der bei der dargestellten Ausführungsform
so gewählt
ist, daß er der
ansteigenden Flanke des Signals DATA entspricht.
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In 2 zeigt
das dem Signal DATA entsprechende Zeitdiagramm vier Bits, mit vier
verschiedenen möglichen
Zeitpositionen der ansteigenden Flanke. Im Fall des in der linkesten Position
dargestellten Bits erfolgt die genannte ansteigende Flanke, wenn die
Signale CK1 und CK2 auf 0 stehen und die Signale CK3 und CK4 auf
1 stehen. Im Fall der ansteigenden Flanke des zweiten Bits ist die
Kombination der logischen Werte der Taktsignale wie folgt: CK1 = 1;
CK2 = 0; CK3 = 0; CK4 = 1. Für
die beiden anderen Bits sind die jeweiligen Kombinationen: CK1 =
1; CK2 = 1; CK3 = 0; CK4 = 0, und CK1 = 0; CK2 = 1; CK3 = 1; CK4
= 0.
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Die
beiden in 2 unterhalb des Signals DATA
angeordneten Zeilen zeigen die logischen Werte der Signale SL0 bzw.
SL1 am Ausgang der Flipflops 4 bzw. 5. Wird die
in 1 gezeigte Zuordnung zwischen den Signalen CK1
bis CK4 und den Eingängen
des Multiplexers 3 als gegeben angenommen, so bestimmen
die Kombinationen der für
SL0 und SL1 angegebenen Werte die Auswahl des in der untersten Zeile
von 2 angegebenen Signals als Ausgangssignal CKOUT.
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Es
ist natürlich
zu beachten, daß die
vorgenannten logischen Werte von SL0 und SL1 idealerweise gehalten
werden, sobald eine bestimmte Phasenbeziehung zwischen dem Signal
CKIN und dem Signal DATA erreicht worden ist.
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Es
ist jedenfalls leicht ersichtlich, wie die vier möglichen
Phasenbeziehungen, die zwischen den replizierten Kopien CK1 bis
CK4 des Signals CKIN und der ansteigenden Flanke des Signals DATA
existieren können,
in eindeutiger Weise auf der Basis von nur zwei der replizierten
Kopien identifiziert und unterschieden werden können. So umfaßt beim
dargestellten Beispiel die Abtastschaltung zwei Flipflops 4 und 5,
die nicht die gesamte Gruppe der replizierten Kopien CK1 bis CK4
abtasten, sondern nur einige von ihnen, nämlich speziell eine Untergruppe,
die die replizierten Kopien CK3 und CK4 umfaßt; es wäre natürlich durch eine unterschiedliche
logische Konfiguration der in Kaskade angeordneten Elemente auch
eine andere Wahl möglich.
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Dieses
Konzept kann im Fall von 2n (n = 1, 2, ...)
replizierten Kopien verallgemeinert werden. Die in Bezug zum Signal
DATA existierende Phasenbeziehung kann somit (mit einem Unterscheidungsgrad, der
umso feiner ist, je höher
der Wert von n ist) identifiziert werden, ausgehend von einer Untergruppe, die
n solcher replizierter Kopien umfaßt, da die logischen Werte,
die von n replizierten Kopien beim Abtasten mit dem Signal DATA
abgenommen werden, den logischen Zustand anzeigen, der zu diesem
Zeitpunkt von der gesamten Gruppe von 2n replizierten Kopien
eingenommen wird. Mit der in den nachfolgenden Ansprüchen verwendeten
Aussage kann somit konstatiert werden, daß die vom Multiplexer 3 bewirkte
Auswahl auf der Basis einer Untergruppe von replizierten Kopien
CK1, CK2 durchgeführt
wird, wobei diese Untergruppe eine Anzahl n der replizierten Kopien
umfaßt,
die "entropisch
repräsentativ" für die gesamte
Gruppe von 2n replizierten Kopien ist. Diese Bezeichnung
wird verwendet in Analogie zur Definition des Maßes der "Entropie" (Informationsgehalt) einer Informationsquelle:
Bekanntlich beträgt
die Entropie einer Quelle, die zwei verschiedene logische Zustände annehmen
kann, ein Bit, während
die einer Quelle, die vier Zustände
annehmen kann, zugeordnete Entropie gleich zwei Bits ist und allgemein
die einer Quelle, die 2n Zustände annehmen
kann, zugeordnete Entropie gleich n Bits ist.
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Bei
der in 1 gezeigten Ausführung ist eine unmittelbare
Verbindung zwischen den Ausgängen
der Flipflops 4 und 5 und den Eingängen SL0 und
SL1 des Multiplexers 3 hergestellt (was der Grund dafür ist, daß die Ausgänge der
Flipflops 4 und 5 so bezeichnet wurden). Diese
Auswahl ist vorteilhaft im Hinblick auf die Herstellungseinfachheit
und entspricht einer solchen Ausrichtbedingung, daß das Signal
CKOUT eine ansteigende Flanke aufweist, die angenähert am
Zentrum der Bitperiode des Signals DATA positioniert ist. Diese
Tatsache kann leicht nachgeprüft
werden, indem man in 2 die möglichen verschiedenen Verhaltensweisen,
die für
das Signal DATA gezeigt sind, mit dem Zeitverhalten des Signals,
das jedesmal als CKOUT (untere Zeile in 2) ausgewählt ist,
vergleicht.
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Diese
Auswahl ist jedoch nicht zwingend. Aus höchst unterschiedlichen Ursachen
kann eine vollständig
andere Lösung
gewählt
werden, beispielsweise eine, die ein Signal CKOUT mit der abfallenden
Flanke um die Mitte der Bitperiode des Signals DATA liefert, oder
noch weiter unterschiedliche Möglichkeiten.
Für diesen
Zweck kann man bei der Schaltlogik des Multiplexers 3 eingreifen,
beispielsweise mit Hilfe einer (nur in 1 in gestrichelten
Linien eingezeichneten) logischen Schaltung 60, um so eine
Transkodierung der Werte der Ausgänge Q der Flipflops 4 und 5 zu
bewirken, wenn diese Ausgänge
an die Eingänge
des Multiplexers 3 übertragen werden.
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Die
logische Schaltung 60 könnte
von der selektiv schaltbaren Art sein, um so verschiedene Transkodierungen
zu bewirken und damit die Ausrichtungsbedingung zwischen dem Signal
CKOUT und dem Signal DATA zu verändern.
Es ist für
den Fachmann auch klar, daß eine andere
Phase oder Ausrichtungsbeziehung erhalten werden kann, indem man
als Eingangssignale für
die Flipflops 4 und 5 andere Signale als die replizierten
Kopien CK3 und CK4 verwendet, und/oder durch Modifizieren der Interventionslogik
der Flipflops 4 und 5, oder auch durch Ersatz
der Flipflops durch logische Schaltungen anderer Art.
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In
jedem Fall bleibt das Betriebs-Grundprinzip der Vorrichtung unverändert.
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Der
in 1 gezeigte Schaltplan stellt, wie oben angegeben
wurde, ein vereinfachtes Modell der vollständigeren in 3 gezeigten
Schaltung dar.
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Aktuell
muß die
erfindungsgemäße Vorrichtung
die Tatsache in Betracht ziehen, daß beispielsweise das Taktsignal
CKIN einen bestimmten Frequenzfehler aufweisen kann und daß die Schaltung in
der Lage sein muß,
auch eher größeren Phasenfluktuationen
zu folgen. Es ist auch zu berücksichtigen,
daß sowohl
das Signal DATA als auch das Signal CKIN Zittererscheinungen und
Erscheinungen der Verzerrung des Tastverhältnisses unterworfen sein können. Diese
und andere Störungen
können sowohl
die Eingangssignale als auch die Schaltungskomponenten beeinträchtigen
und die praktische Ausführung
der Erfindung dient dazu, das Auftreten von Ausgangs-Instabilitätserscheinungen
zu vermeiden, die beispielsweise als Effekt wiederholter und/oder
plötzlicher Änderungen
im Ausgangssignal CKOUT auftreten können, welche von in gleicher Weise
wiederholten und/oder plötzlichen Änderungen
in den Betriebsbedingungen des Multiplexers 3 herrühren.
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Eine
erste Instabilitätserscheinung,
der entgegenzuwirken ist, ist die Erzeugung unterwünschter Übergänge am Ausgangssignal
CKOUT. Diese Erscheinung könnte
beispielsweise dann auftreten, wenn die Auswahl des Ausgangssignals
durch den Multiplexer 3 unmittelbar nahe an einem auf-
oder abwärts
erfolgenden Übergang
des zuvor erzeugten Signals CKOUT sich ändern sollte: Es sei angenommen,
daß unmittelbar
nach der ansteigenden Flanke des "alten" Signals CKOUT eine Änderung der Werte SL0 und SL1
auftritt (beispielsweise als Folge einer Drifterscheinung im Signal
DATA), und zwar so, daß im
Multiplexer 3 ein Schaltvorgang induziert wird, der in
der Auswahl einer anderen replizierten Kopie CK1, CK2, ..., die
zu diesem Zeitpunkt den logischen Wert "0" hat,
als "neues" Signal CKOUT resultiert;
in der Praxis würde
ein unerwünschter
schneller Übergang 0-1-0
am Ausgang der Vorrichtung 1 stattfinden.
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Um
diesen Nachteil zu vermeiden, umfaßt der in 3 gezeigte
Schaltplan parallel zum Multiplexer 3 einen weiteren Multiplexer 30 von
im wesentlichen identischem Aufbau, der ebenfalls durch die Signale
SL0, SL1 gesteuert wird: Diese Signale sind jedoch bei dieser Ausführungsform
nicht mehr die Ausgangssignale der Flipflops 4 und 5,
sondern werden aus diesen Ausgangssignalen durch eine später beschriebene
logische Schaltungsanordnung erhalten. Außerdem sind die Eingänge des
Multiplexers 30 mit den Ausgängen des Moduls 2 so
verbunden, daß sie
die replizierten Kopien CK1, CK2, CK3, CK4 entsprechend einer Konfiguration
empfangen, die von der, mit der der Multiplexer 3 sie empfängt, verschieden
ist. Die spezifische Verbindungskonfiguration, die beim Ausführungsbeispiel
verwendet wird, ist aus 3 klar ersichtlich. Das Gesamtergebnis
ist, daß am
Ausgang des Multiplexers 30 ein Signal produziert wird,
das als CKX bezeichnet ist und das eine zeitverschobene replizierte
Kopie des Signals CKOUT ist. Beispielsweise hat, bezugnehmend auf
den Schaltplan in 3, das Signal CKX in Bezug zum auf
das Signal DATA ausgerichteten Signal CKOUT einen Phasenvorsprung
von 90°.
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Das
Signal CKX wird den Einschalteingängen CK von zwei D-Flipflops 40 und 50 eingegeben, die
den Flipflop 4 bzw. 5 entsprechen: Der D-Eingang des
Flipflops 40 empfängt
das Ausgangssignal SL00 des Flipflops 4 und der D-Eingang
des Flipflops 50 empfängt
das Ausgangssignal SL11 des Flipflops 5, und zwar über zusätzliche
logische Komponenten (Zustandsmaschinen 9, 10),
die später
genauer beschrieben werden. Die Ausgangssignale der Flipflops 40 und 50 sind
die Signale SL0 und SL1, die sowohl den Multiplexer 3 als
auch den Multiplexer 30 steuern. Die Anordnung ist so,
daß die
Signale SL00, SL11 dann und nur dann zum Multiplexer 3 fortschreiten
können
(wenn erforderlich, eine Phasenänderung im
Signal CKOUT bestimmend), wenn die Flipflops 40 und 50 vom
Signal CKX eingeschaltet worden sind. Auf diese Weise kann der Multiplexer 3 dazu
gebracht werden, so zu schalten, daß keine unerwünschten Übergänge im Signal
CKOUT erzeugt werden.
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Es
ist jedoch ersichtlich, daß ein
Signal wie das Signal CKX, das eine phasenverschobene replizierte
Kopie (typischerweise mit einer Phasenvoreilung) des Signals CKOUT
ist, auch auf andere Weise erzeugt werden kann, indem der Multiplexer 30 weggelassen
wird: Beispielsweise ist es möglich,
das Signal CKOUT durch ein Verzögerungselement
durchzuleiten und das Signal, das nachrichtenstromoberhalb vom Verzögerungselement
auftritt, als das Signal CKX zu verwenden.
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Eine
weitere Erscheinung, die unerwünschte Phasenverschiebungen
im Signal CKOUT induzieren kann, ist eine Zittererscheinung, die
das Signal CKIN und/oder das Signal DATA beeinträchtigen kann. Um die negativen
Wirkungen dieser Erscheinung zu vermeiden, sind im Schaltplan von 3 die
Ausgangsleitungen des Moduls 2, die die replizierten Kopien CK3
und CK4 transportieren, mit den Flipflops 4 bzw. 5 verbunden,
und zwar über
zwei Wege oder Pfade. Ein Pfad, der als 4a und 5a bezeichnet
wird (jeweils eine Bezeichnung für
den Flipflop 4 und für
den Flipflop 5), ist ein direkter Pfad, während der
andere, der als 4b und 5b bezeichnet ist (wiederum
jeweils eine Bezeichnung für
den Flipflop 4 und für
den Flipflop 5), ein verzögerter Pfad ist, da das Fortschreiten
der jeweiligen replizierten Kopien (CK4 und CK3) über zwei
in Kaskade geschaltete Verzögerungselemente D41
und D42 (für
CK4) und D31 und D32 (für
CK3) erfolgt.
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Es
ist zu beachten, daß eines
der beiden in Kaskade geschalteten Verzögerungselemente (D41 bzw. D31)
in die Leitung geschaltet ist, die die replizierten Kopien (CK4
bzw. CK3) vom Modul 2 zu den Multiplexern 3 und 30 leitet,
während
das andere (D42, D32) in den Pfad der replizierten Kopien zu den Flipflops 4 und 5 geschaltet
ist. Zwei Verzögerungselemente
werden dazu verwendet zu berücksichtigen, daß auch Verzögerungselemente
D11 und D21 in den Leitungen vorhanden sind, die die Signale CK1 und
CK2 vom Modul 2 zu den Multiplexern 3 und 30 transportieren.
Das Vorhandensein dieser Verzögerungselemente
wird zum Zweck bevorzugt, die korrekte absolute Zeitausrichten zwischen
den verschiedenen replizierten Kopien des Taktsignals und den Daten
zu erhalten, auch im Hinblick auf die verschiedenen Pfade, die von
diesen Signalen innerhalb der Schaltung durchlaufen werden.
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Der
D-Eingang des Flipflops 4 kann entweder das "direkte" Signal, das auf
der Leitung 4a vorliegt, oder das "verzögerte" Signal, das auf
der Leitung 4b vorliegt, empfangen. In gleicher Weise kann der
D-Eingang des Flipflops 5 entweder das direkte Signal,
das auf der Leitung 5a vorliegt, oder das verzögerte Signal,
das auf der Leitung 5a vorliegt, empfangen. Die Wahl wird
materiell bewirkt durch zwei Schaltelemente 6, 7 (im
allgemeinen zwei Multiplexer), deren Ausgangsleitungen 6a, 7a entweder
das am Pfad 4a oder das am Pfad 4b vorliegende
Signal bzw. entweder das am Pfad 5a oder das am Pfad 5b vorliegende
Signal zum Flipflop 4 bzw. 5 übertragen, und zwar auf Befehl
durch ein gemeinsames Auswahlsignal SL, das von einer logischen
Schaltung 8 gesteuert wird (bei der dargestellten Ausführungsform
von einem logischen ODER-EX-Glied). Die Eingangssignale der Schaltung 8 sind
die Signale SL0 und SL1, die von den Q-Ausgängen der Flipflops 40 und 50 kommen.
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Wie
durch Analyse des logischen Verhaltens der beteiligten Komponenten
bestätigt
werden kann, haben die Multiplexer 6 und 7, die
mit diesen verbundenen Verzögerungselemente
und die logische Schaltung 8 den Gesamteffekt, daß in den
Betrieb der Vorrichtung ein Hysteresemechanismus eingeführt wird,
der wiederholte Phasenverschiebungen des Ausgangssignals CKOUT beim
Auftreten von Zittern verhindert. Dieses Ergebnis wird in dem schematisch
im unteren Teil der 2 dargestellten Zusammenhang
erhalten, nämlich
durch Verbreiterung des Phasenfensters, in das die ansteigende Flanke des
Signals DATA fällt,
in Bezug zu den Intervallen, in denen die Signale CK3 und CK4 durch
diese ansteigende Flanke abgetastet werden. Beispielsweise ist ersichtlich,
daß dann,
wenn beide Signale SL0 und SL1 den logischen Wert 1 annehmen (erstes
Bit von DATA in 2), die von der logischen Schaltung 8 gesteuerten
Multiplexer 6 und 7 die abfallenden Flanken des
Signals CK3 verzögern
und die ansteigenden Flanken des Signals CK4 vorverschieben. In gleicher
Weise ist, wenn die Signale SL0 und SL1 die logischen Werte 1 bzw.
0 annehmen, der Effekt der, daß die
abfallende Flanke des Signals CK3 vorverschoben und die abfallende
Flanke des Signals CK4 verzögert
werden. Schließlich
ist, wenn die Signale SL0 und SL1 die logischen Werte 0 bzw. 1 annehmen,
der Effekt der, daß die
ansteigende Flanke des Signals CK3 vorverschoben und die ansteigende Flanke
des Signals CK4 verzögert
werden. Es ist zu bemerken, daß die
Vorverschiebung oder die Verzögerung
der ansteigenden Flanke tatsächlich
mit einer Vorverschiebung oder Verzögerung des gesamten involvierten
Signals erhalten wird.
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In
der Praxis findet das Abtasten der genannte Signale durch die ansteigende
Flanke des Signals DATA innerhalb eines mit A bezeichneten Zeitfensters
statt, das breiter ist als dasjenige, das bei einem Betrieb gemäß dem in 1 gezeigten
Grundaufbau auftreten würde.
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Die
Verzögerung
oder die Vorverschiebung und somit die Breite des Fensters A werden
gewertet auf der Basis der Zitterwerte, die beim Signal DATA erwartet
werden (beispielsweise für
einen ATM-Fluß von
25 MHz liegt das Zittern in der Größenordnung von 2 ns). Wenn
die ansteigende Flanke des Signals DATA an der Grenze eines Phasenintervalls
liegt, das sich zum Abtasten eignet, und sie durch das Zittern unglücklicherweise
in ein benachbartes Intervall verschoben wird, verbreitert das Vorhandensein
des beschriebenen Hysteresemechanismus sofort das zum Abtasten verwendete
neue Phasenintervall. Auf diese Weise liegt die ansteigende Flanke
des Signals DATA an einer Position innerhalb eines Intervalls, in dem
das Zittern keine Phasenverschiebung mehr verursachen kann. Dies
ist klar aus 2 ersichtlich.
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Wie
oben dargelegt, stellt die Verwendung der ansteigenden Flanke des
Signals DATA für
die Zwecke der Ausrichtung eine der wählbaren Möglichkeiten dar. Die Ausrichtung
könnte
auch ausgehend von der abfallenden Flanke durchgeführt werden:
In diesem Fall wird die Logik zum Erzeugen des Hysteresemechanismus,
die oben beschrieben wurde, entsprechend angepaßt, und zwar in einer Weise,
die dem Experten für
das Entwerfen logischer Schaltungen ohne weiteres zugänglich ist.
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Die
Bezugszeichen 9 und 10 bezeichnen zwei Module,
von denen jedes eine Schaltung der sequentiellen Logik (oder eine
Zustandsmaschine) umfaßt
und die zwischen den Flipflop 4 und den Flipflop 40 (Modul 9),
bzw. zwischen den Flipflop 5 und den Flipflop 50 (Modul 10)
geschaltet ist. Die Module 9 und 10 dienen einfach
als Überprüfungs- oder
Bestätigungsmodule,
die das Durchlaufen neuer Kombinationen von logischen Signalen SL00,
SL11 zu den Flipflops 40 und 50 (zum Bestimmen
der nachfolgenden Phasenänderung
des Signals CKOUT) nur dann ermöglichen,
wenn diese neuen Kombinationen von Werten am Ausgang der Flipflops 4 und 5 für eine Mehrzahl,
beispielsweise für
zwei aufeinanderfolgende ansteigende Flanken des Signals DATA erfolgt sind.
Das Signal DATA wird tatsächlich
als Aktivierungssignal (Eingang CK) zu den Modulen 9 und 10 übertragen,
nachdem es durch einen Inverter 11 gelaufen ist, der die
Auswertung des Signals SL00 oder SL11 in Übereinstimmung mit der abfallenden
Flanke des Signals DATA und somit ohne Warten auf die beiden Transitionen
dieses Signals ermöglicht.
Ein Verzögerungselement 15 und
ein weiterer Inverter 12 sind mit dem Inverter 11 in
Reihe geschaltet, um die Arbeitszeiten der verschiedenen Komponenten
in der Vorrichtung zu kompensieren und den logischen Wert wiederherzustellen,
mit dem das Signal DATA empfangen wurde.
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4 zeigt
ein mögliches
Zustandsdiagramm der Schaltungen 9, 10 im betrachteten
Beispiel, bei dem neue Kombinationen logischer Werte der Signale
SL00 oder SL11 zu den Flipflops 40, 50 nur dann
gegeben werden (die also validisiert werden), wenn diese neuen Kombinationen
in Übereinstimmung
mit zwei aufeinanderfolgenden Übergängen des
Signals DATA erkannt worden sind. Die Schaltungen liefern vier Zustände A0,
B0, C1, D1. Die Zustände
A0, C1 werden dann eingenommen, wenn der neue Wert (0 bzw. 1) der
Signale SL00 und SL11 validisiert worden ist. Die Zustände B0 und
D1 werden indessen eingenommen, wenn der logische Wert des Eingangssignals
in Bezug zum vorhergegangenen Übergang
von DATA sich geändert
hat. Der Zustand B0 ist auch der Eingangszustand, der zu Beginn
der Operationen eingenommen wird. Die Pfeile 0, 1 zeigen Übergänge an,
die vom logischen Wert 0 bzw. 1 des Eingangssignals bestimmt werden. Es
ist sofort ersichtlich, daß das
gezeichnete Diagramm dem gewünschten
Betrieb der Schaltungen 9, 10 entspricht. Man
beachte, daß aufgrund
des Vorliegens des Eingangszustands B0 zu Beginn der Operationen
die Signale SL00, SL11 beim ersten Übergang des Signals DATA zu
den Flipflops 40, 50 gesendet werden. Unter diesen
Bedingungen wäre
das Warten auf den zweiten Übergang
nutzlos. Bei Kenntnis des Diagramms hat der Fachmann kein Problem,
die Schaltungen zu entwerfen.
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Schließlich bezeichnet
das Bezugszeichen 13 einen Verarbeitungsblock, der ebenso
wie die Module 9 und 10 und die Flipflops 40 und 50 auf
ein Rückstellsignal
RS für
die Vorrichtung 1 anspricht, das über eine mit 14 bezeichnete
Eingangsleitung angelegt wird. Der Block 13 empfängt auch
das Signal DATA sowie zwei Signale VAR1 und VAR2, die von jeweiligen
Ausgangsanschlüssen
der Module 9 und 10 kommen und in Übereinstimmung
mit Änderungen
in den von den Flipflops 4 und 5 zu den Flipflops 40 und 50 übertragenen
Signalen erzeugt werden, nämlich
wenn die Information, die die Phasenänderung des Signals CKOUT bewirkt,
zu den Flipflops 40 und 50 übertragen wird.
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Der
Block 13 erfüllt
deshalb eine zweifache Funktion. Die erste Funktion besteht darin,
ein Signal OK abzugeben, das nach einer Rückstellung der Vorrichtung 1 das
ausgehende Taktsignal CKOUT validisiert, und zwar nur in Übereinstimmung
mit der zweiten ansteigenden Flanke des Signals DATA, das von der
Schaltung empfangen wird (nämlich
nur dann, wenn das auslaufende Taktsignal CKOUT die korrekte Phase
hat). Die zweite Funktion besteht darin, das Validisierungssignal
dann zu entfernen, wenn eine Phasenverschiebung eintritt, die wahrscheinlich
von einer Übertragungs-Fehlfunktion
nachrichtenstromoberhalb der Schaltung induziert wird. Zu diesem Zweck überprüft der Block 13 stetig
die Signale VAR1 und VAR2, die von den Modulen 9 und 10 kommen: Im
Fall einer Phasenverschiebung von 180° werden diese Änderungssignale
gleichzeitig aktiviert und als Folge entfernt bei Vorhandensein
dieser Bedingung der Block 13 das Validisierungssignal.
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Es
ist klar, daß ohne Änderung
des Prinzips der Erfindung die Einzelheiten und die Ausführungsformen
in weitem Umfang in Bezug zu dem, was beschrieben und dargestellt
wurde, verändert
werden können,
ohne hierdurch den Umfang der vorliegenden Erfindung zu verlassen.