JPH04157379A - 遅延測定方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 発−周波数によりて被測定回路の位相遅れを求めるクロ
ック調整方式に関し、 安価な装置で被測定回路やＩＣのディレィを作成するク
ロック調整方式を提供することを目的とし、 被測定回路の出力が入力に接続され、該被測定回路の入
力が出力に接続されるクロック位相調整回路において、
前記入力と出力とを少なくとも１個のゲート回路を介し
て接続し、前記ゲート回路をオンとした際に生ずる発振
によって被測定回路のディレィを測定するように構成す
る。

〔産業上の利用分野〕

本発明はＬＳＩやプリント基板等のクロック調整回路に
係り、さらに詳しくは発振周波数によって被測定回路の
位相遅れを求めるクロック調整方式に関する。

〔従来の技術〕

集積回路やプリント基板等によって作成された回路の入
力パルスに対する遅れを観測するためには、パルスジェ
ネレータとオシロスコープを必要とした。第１０図は従
来の測定方式の構成図である。パルスジェネレータ５か
らパルスを発生し被測定回路６に加える。そして被測定
回路によって発生した信号に対する出力をオシロスコー
プ７に加えパルスジェネレータ５からの位相遅れをこの
オシロスコープで測定している。

オシロスコープは時間軸でパルスジェネレータの波形と
被測定回路の出力の波形を観測でき、被測定回路６より
出力されるパルスがどれだけの時間遅れているかを直読
することができる。

〔発明が解決しようとする課題〕

前述した従来の方式は、オシロスコープによって２個の
パルスの時間差を時間軸で直接観測することができ直読
できるという特徴を有する。しかしながら、オシロスコ
ープの読み取り誤差で精度が上がらず、また精度を上げ
るために高性能のオシロスコープやパルスジェネレータ
を必要とし、測定システムは高価なものとなってしまっ
ていた。

また、精度を維持するためにそれぞれの装置の保守も大
変なものであった。

本発明は、安価な装置で被測定回路やＩＣのディレィを
作成するクロック調整方式を提供することを目的とする
。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。

本発明は被測定回路１の出力（ｏｕｔ）がへカに接続さ
れ、該被測定回路の１の入力（ｉｎ）が出力に接続され
るクロック位相調整回路２におけるものである。

位相調整回路２内のゲート回路３の入力には被測定回路
１の出力（ｏｕｔ）が接続し、ゲート回Ｂ３の出力が被
測定回路１の入力に接続している。

〔作　　　用〕

位相調整回路２内のゲート回路３をオンとすることによ
り被測定回路１０入力と出力はディジタル信号レベルで
帰還され、全体が反転論理であったならば、位置測定回
路１とゲート回路３によって発振を生じる。この発振は
被測定回路１の入力と出力の時間差に依存する発振を行
うものであり、この発振周波数を測定することにより被
測定回路ｌの入出力の遅れを求めることができる。

また、−巡の帰還ループにおける位相が正転であった場
合にはゲート回路３の出力にパルス発生回路を設け、測
定開始時にパルスを発生し被測定回路に加える。そして
その測定回路からの出力が再度ゲート回路を介しパルス
発生回路に加わり再度パルス発生回路はパルスを発生す
る。このように、前述したと同様にパルスを常に発生す
ることができ、またそのパルスの発生の繰り返し周期は
被測定回路１の位相時間のずれすなわちディレィに依存
するものであり、その発振周波数を求めることにより被
測定回路１の位相を求めることができる。

被測定回路１の出力は１個とは限らず、複数個存在する
こともあり、この場合には基準とすべき位置を確定し、
その基準に対する周波数のずれを求めることにより被測
定回路内で分配された複数の例えばＬＳＩの出力位相を
、内部に設けた位相回路によって合わせることが可能で
ある。

〔実　　施　　例〕

以下図面を用いて本発明の詳細な説明する。第２図は本
発明の実施例の構成図である。被調整プリント基板ｌＯ
は４個のＬＳＩ１１〜１４よりなる。ＬＳＩＩＩには位
相調整回路１５からのクロックが加わり、アンドゲート
（クロック合成回路）２５を介しパルス幅調整回路１６
に入力する。パルス幅調整回路１６は例えば入力するク
ロックの立ち上がりか−ら特定時間のパルス幅を発生す
る回路であり、特定のパルス幅となったパルス信号が位
相回路１７〜２０に加わる。位相回路１７〜２０はＬＳ
Ｉ’１２．１３．１４に加えるべき位相を合わせるため
の回路である。位相回路１７〜１９の出力はＬＳ１１２
，１３．１４に加わり、ＬＳＩ１２〜１４の出力は内部
で発生した信号を観測用出力２１，２２．２３に出力す
る。ＬＳＩ１２〜１４は例えば端子より入力するデータ
等を取り込み内部において論理演算し出力する回路（図
示せず）であり、それぞれの演算制御が同時タイミング
でなされるようクロックを入力する。またこのクロック
や結果をＬＳＩ外に出力する端子を有し、この出力が観
測用出力として出力される。すなわち位相回路２０の出
力はクロック出力端子２４に出力される。出力端子２４
は位相回路における基準位相を求めるための端子であり
、観測用出力２１，２２．２３はＬＳ１１２．１３．１
４を介したクロックの位相を観測するため端子である。

このため、例えば位相調整回路１５を介してパルスを発
生しＬＳＩＩＩによってそれぞれのＬＳＩ１２〜１４に
クロックが加わり、またＬＳＩを介さないで直接位相回
路２０からクロック出力端子２４に加える。

位相調整回路１５は第３図に示す第１の位相調整回路の
構成図で明確なように入力端子とリセット端子を有し、
入力端子はクロック出力端子２４や観測用出力２１〜２
３に接続され、リセット端子にリセット信号力ｊ加わっ
ている時には入力する信号を出力せずに、ある特定のレ
ベル例えばＨレベルとする。第３図の実施例ではオアゲ
ートを用いており、リセット時にはＨレベルが加わり、
リセット時には出力はＨレベルとなる。そして測定時に
はすなわちリセットが解除されると、リセット端子には
Ｌレベルが加わりオアゲートの出力がクロック入力とし
てＬＳＩＩＩに加わり、ＬＳｌｌｌから直接クロック出
力端子２４へまたＬＳＩ１２〜１４を介し観測用出力２
１，２２．２３に加わる。基準位相の調整においては、
クロック出力端子２４は第３図における第１の位相調整
回路の構成図で表す入力に接続しており、この一連のル
ープによって発振を開始する。そして位相調整回路１５
内の周波数カウンタ２５によってその発振周波数を求め
る。この発振はクロック入力からＬＳＩＩＩを介してク
ロック出力端子２４までの時間差に対応したものである
。よってその発振周波数を求めることによりＬＳＩＩＩ
の位相遅れを求めることができる。すなわち、ＬＳＩ１
２〜１４を介さない基準の位相を求める０位相調整回路
１５のディレィをＴ１、位相調整回路１５と被調整プリ
ント基板１０とを結ぶ線路のディレィをＴ２、被調整プ
リント基板ｌＯ内の入出力のディレィをＴ３、被調整プ
リント基板１０と位相調整回路１５とを結ぶ線路のディ
レィをＴ４とするならば、発振周期は、１ループが正転
である時Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４となる。ディレィＴＩ
、Ｔ２゜Ｔ４はあらかじめ測定可能であるので、発振周
期または周波数からディレィＴ３を求めることができる
。すなわちＬＳＩ１２〜１４を介さない基準の位相を求
める。またＬＳＩ１２〜１４の時間遅れを測定する時に
は、位相調整回路１５の入力を観測用出力２１〜２３に
接続する。端子２４に接続した時には直接加わっている
のでＬＳＩの時間差を有さないのに対し、端子２１．２
２．２３に接続した時にはＬＳＪ１２〜１４を介したル
ープが形成されるので、端子２４に接続した時よりＬＳ
１１２〜１４分の時間差を有する。すなわちこの時の発
振はこのＬＳｒ１２〜１４の時間遅れに対応した発振を
なし、この発振周波数を求めることに、ＬＳ１１２，１
３．１４のそれぞれ時間差すなわちディレィを求めるこ
とができる。例えば位相回路１７，１８．１９を調整す
ることにより被調整プリント基板１０の全体の位相を同
一に例えば端子２１．２２．２３に出力されるパルス等
を同時に出力することができる。また被調整プリント基
板１０内のＬＳＩＩＩには単発クロック発生回路２１を
有しこの単発クロンク発生回路２１によって単発のクロ
ックを発生し、パルス調整回路１６によって特定のパル
ス幅としＬＳ１１２〜１４に位相回路１７〜１９を介し
入力しても同様にこのループが正転（非正転）の時に一
連の発振をおこさせることができる。

前述した第２図における構成において、位相調整回路１
５は第３図における第１の位相調整回路を用いているが
他の場合も同様である。第４図は第２の位相調整回路の
構成図である。第２の位相調整回路においては、オアゲ
ート○Ｒ２の出力にパルス発生回路ＰＸＩを設け、外部
からのパルスの立ち上がりや立ち下がりＴｒ、Ｔｆに対
応して特定のパルス幅のパルスを発生する。なおリセッ
ト回路ならびに入力端子は前述した第３図における接続
と同様である。第４図の第２の位相調整回路においては
、リセット解除後位相調整被プリント基板１０が内部の
単発クロック発生回路２６を用いなかった時に発振しな
いような状態すなわち論理が一巡において正であった場
合一方のレベルに固定されてしまう。しかしながら第４
図の第２の位相調整回路の構成によってパルス発生回路
ＴＸＩよりパルスを発生しこのパルスが被調整プリント
基板１０に加わり、前述した第２図における比較回路を
通過の後、再度入力端子に加わることによりまたパルス
発生回路ＴＸＩに入力することとなり、この入力によっ
て再度パルスが発生しこの一巡の繰り返しを行うことに
よって順次パルスが発生する。このパルスの発生の周波
数を求めることによりＬＳＩＩＩならびにＬＳ１１２，
１３゜１４の時間遅れを同様に測定することができる。

第５図は第４図における位相調整回路を用いた時の動作
説明図である。調整を行おうとする場合まずリセット信
号を加えそのループのリセットを行う。すなわちオアゲ
ートＯＲ２にハイレベルを加え入力からくる信号をパル
ス発生回路ＴＸＩに加えないようにする。そしてリセレ
トを解除すなわちＬレベルにし、トリガ入力を加える。

このトリガ入力によってパルス発生回路ＴＸＩはパルス
を発生する。このパルスは前述した動作によって入力に
戻りまた再度パルス発生回路によってパルスを発生する
。この繰り返しのパルスの発生すなわち発振の周波数を
測定することにより目的とする時間遅れであるかを観測
することができ、スペックと比較できる。そしてこのス
ペックと一致していない時（Ｎｏ）には再度位相回路１
７〜１９等を調整し再度リセットから行う。そしてスペ
ックと一致した時（ＹＥＳ）には調整を終了する。

第６図は第３の位相調整回路の構成図、第７図は位相調
整回路のタイミングチャートである。第３の位相調整回
路においては遅延線路（ディレィライン）を用いて各目
的の幅のパルスを発生している。リセット状態である時
には（第７図Ａ）リセット信号（ＲＥＳＥＴ）がＨレベ
ルであるので、ノアゲートＮＯＲ３，Ｎ０Ｒ４，Ｎ０Ｒ
５はオフとなりＬレベルを出力する。ノアゲートＮ０Ｒ
４゜Ｎ０Ｒ５はノアゲートＮ０Ｒ６，７とでそれぞれＲ
Ｓフリップフロンブを構成しており、ノアゲートＮ０Ｒ
４，Ｎ０Ｒ５がオンであってＬレベルを出力する時には
ノアゲートＮ０Ｒ６，Ｎ０Ｒ７はＨレベルを出力する。

さらに詳細に説明するならばリセットがかかっている時
にトリガはＯすなわちＬレベルであるのでノアゲー）Ｎ
ＯＲ４の出力が加わるノアゲートＮ０Ｒ６はともにＬレ
ベルが加わりその出力はＨレベルとなる。ノアゲートＮ
０Ｒ６の出力は、パンラフＢ１遅延経路ＤＩ、インバＩ
Ｉを介しノアゲートＮ０Ｒ８に、またノアゲー）ＮＯＲ
６の出力が直接ノアゲー）ＮＯＲ８に入る。この時トリ
ガ信号ＴＲＩＧがＨレベルであってもＬレベルであって
もオアゲートＯＲ８の一方の入力はＨレベルが加わるの
でオアゲートＯＲ８の出力は変化しない時に限り（定常
状態）Ｌレベルを出力する。ノアゲートＮ０Ｒ８の他に
、ノアゲートＮＯＲ３の出力もまたノアゲートＮ。

Ｒ７に加わっている。ノアゲートＮＯＲ３にはリセット
信号（リセット時Ｈレベル）が加わっているので、その
出力もＬレベルであり、オアゲートＯＲ７に加わる信号
（ノアゲー）ＮＯＲ３，Ｎ。

Ｒ５，Ｎ０Ｒ８の出力）は全てＬレベルとなるのでノア
ゲー）ＮＯＲ７はＨレベルとなる。すなわち被調整プリ
ント基板１０にもＨレベルが加わる。

一方リセットが解除されトリガ信号が加わると（第７図
Ｂ）ノアゲートＮ０Ｒ６には一時的にＨレベルが加わり
、ノアゲートＮ０Ｒ６，Ｎ０Ｒ４によって構成されてい
るＲＳフリップフロップのノアゲートＮ０Ｒ６がオフと
なりＬレベルを出力する（第７図Ｃ）。このＬレベルは
直接ノアゲートＮ０Ｒ８に加わり特定時間すなわちバッ
ファＢ１、ディレィラインＤ１、インバータ１１におけ
る遅延時間の後反転してオアゲートに加わる。この間は
常にＬレベルが加わるのでノアゲートＮ０Ｒ８は特定時
間すなわちバッファＢｌとディレィラインＤ１と、イン
バータ１１のディレィ時間にわたって両端子にＬレベル
が加わり（第７図Ｅ）その間Ｈレベルを出力する（第７
図Ｄ）、すなわち前述したノアゲートＮ０Ｒ８，インバ
ータＩＩ。

ディレィラインＤ１．バッファＢ１によって微分回路を
構成しており、ハイレベルからローレベルに変化した時
のみこの微分回路は正のパルスを発生する。この微分出
力すなわちＨレベルのパルスはノアゲートＮ０Ｒ７の入
力に加わり、このＨレベルによってノアゲー）ＮＯＲ７
の出力はＬレベルとなり（第７図Ｆ）、ノアゲートＮＯ
Ｒ？、Ｎ０Ｒ５で構成されるＲＳフリンプフロフプをセ
ットする。すなわちノアゲートＮ０Ｒ７をオフ（Ｌレベ
ル）とし、第２図における被調整プリント基板１０に加
える。またノアゲー１−Ｎ０Ｒ７の出力はディレィライ
ンＤ３を介しく第７図Ｇ）バッファＢ１、ディレィライ
ンＤ２、インバータＩ２、ノアゲートＮ０Ｒ９より構成
される微分回路によって微分され、ノアゲートＮ０Ｒ９
より特定時間経過後ＨレベルをノアゲートＮ０Ｒ５に出
力する（第７図Ｈ）。すなわちトリガ信号が加わってか
ら特定時間後にノアゲートＮ０Ｒ５にハイレベルを加え
る。ノアゲートＮ０Ｒ７の出力はトリガ信号が加わった
後ＬレベルであったがノアゲートＮ０Ｒ５（第７図Ｉ）
にＨレベルが加わるのでノアゲートＮ０Ｒ７の出力は０
３時間の後Ｈレベルを出力する（第７図Ｊ）。このパル
スはすなわち０３時間と同等のパルス幅を有するパルス
は前述した被調整プリント基板１２に加わり特定時間（
第７図７２）すなわち被調整プリント基板１０の有する
時間遅れで入力端子に加わりさらにノアゲートＮＯＲ３
（第７図ＴＩ）を介してノアゲートＮ０Ｒ７に加わる。

尚、ノアゲー）ＮＯＲ５がＬレベルとなることによって
ノアゲー）ＮＯＲ７の出力はＨレベルに変化しく第７図
Ｊ）、その変化によってディレィラインＤ３がＨレベル
に変化しく第７図Ｍ）、インバータＩ２の出力をＬレベ
ルとする（第７図Ｎ）。

位相調整回路１５の入力には通常時Ｈレベルが加わって
おり、また同様にその出力もＨレベルである。そして、
リセットが解除されて前述したトリガ信号が加わった時
に特定の時間幅のローレベルのパルスが出力され、さら
に遅れて特定時間後再度被調整プリント板より入力しノ
アゲー）Ｎ。

Ｒ３を介してノアゲートＮ０Ｒ７に加わる。これによっ
て再度ノアゲー）ＮＯＲ７は一時的にオフとなり前述し
たと同様の動作によってまたさらに同一のパルスを発生
する。この繰り返しのパルスの周期を計ることによって
被調整プリント板のディレィを求めることができる。こ
の第３図の位相調整回路はすべてのパルスの幅を任意に
調整し、例えば被調整プリント基板１０において、特定
のしパルスを出さなければならないような時に有効であ
る。

第８図は第６図の入力をさらに反転論理を選択する論理
回路を加えた本発明の第４の位相調整回路の構成図であ
る。なお入力とノアゲー）ＮＯＲ３間にトリガ回路と排
他的オアゲートＥＯＲ１を設けた他は前記第６図の構成
と同一であり、同一符号を付し説明を省略する。第８図
においては入力間に排他的オアゲー）ＥＯＲＩを有し、
セレクタがＬレベルである時（第９図Ａ）、入力よりＬ
レベルが加わると排他的オアゲートＥＯＲ１よりＨレベ
ルが出力され、Ｌレベルの時にはＬレベルが出力される
。また、セレクタがＨレベルである時（第９図Ｂ）、入
力よりＬレベルが加わるとＨレベルが出力され、Ｈレベ
ルが加わるとＬレベルが出力される。排他的オアゲート
ＥＯＲ１の出力はオアゲーＦＯＲＩＯに加わる。また排
他的論理オアゲートＥＯＲ１の出力はバッファＢ３、デ
ィレィライン１５、インバータＩ３に介しオアゲート０
ＲＩＯの他方の入力に加わる。トリガ回路のバッファＢ
３、ディレィラインＤ５、インバータＩ３、オアゲート
０ＲＩＯは微分回路を構成しており排他的論理オアゲー
トＥＯＲ１がＨレベルからＬレベルに変化した時インバ
ータＩ３の出力はＬレベルであるのでオアゲート０Ｒ１
０の出力はＬレベルとなる。そして特定時間たつと排他
的論理オアゲー１−ＥＯＲＩの出力であるＬレベルがバ
ッファＢ３、ディレィラインＤ５を介しインバータＩ３
に加わり、反転してオアゲートの他方にＨレベルが加わ
ることとなり、オアゲート０Ｒ１０はＨレベルを出力す
る。すなわちディレィラインＤ５の特定時間に対応した
Ｌレベルのパルスを出力する。セレクタの信号がＬレベ
ルである時には前述した入力端子のＨレベルからしレベ
ルへの変化の時にパルスを出力していたがセレクタの信
号がＨレベルの時にはＬレベルからＨレベルの変化の時
に特定のパルスを発生することとなる。これは例えば−
巡のループすなわち被調整プリント基板１０内において
反転等の論理が生じた場合、このセレクタによって変更
することにより任意の論理のものに対してもこの位相調
整を行うことができる。

さらに５ｅｌｅｃｔｅｒ“１”と“Ｏ″の周波数をカウ
ントしておき、その１”の時のＤｅｌａｙと“Ｏ”の時
のＤｅｌａｙの差によってパルス巾の調整をも行えるも
のとすることができる。

以上本発明の実施例を用いて詳細に説明したが、本発明
の実施例によればディレィラインを用いて特定のパルス
幅のパルスを発生しているが、例えばワンショジトマル
チバイブレター等の回路によって発生しもよい。・ 〔発明の効果〕 以上述べたように本発明によれば簡単な位相調整回路を
付加して発振させ、その発振周波数をカウンタによって
求めることによってディレィの時間を測定することがで
き、ＬＳＩや基板のディレィを高精度に安価に測定する
ことができる。また調整を不要とするので、工場等にお
けるメンテナンスが簡単化する。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例の構成図、 第３図は第１の位相調整回路の構成図、第４図は第２の
位相調整回路の構成図、第５図は調整のフローチャート
、 第６図は第３の位相調整回路の構成図、第７図は位相調
整回路のタイミングチャート、第８図は第４の位相調整
回路の構成図 第９図はトリガー回路のタイミングチャート、第１０図
は従来の測定方式の構成図である。 １・・・被測定回路、 ２・・・位相調整回路、 ３・・・ゲート回路。

Claims (1)

1. 【特許請求の範囲】 １）被測定回路（１）の出力が入力に接続され、該被測
   定回路の入力が出力に接続されるクロック位相調整回路
   （２）において、 前記入力と出力とを少なくとも１個のゲート回路（３）
   を介して接続し、前記ゲート回路（３）をオンとした際
   に生ずる発振によって被測定回路（１）のディレィを測
   定するクロック調整方式。 ２）被測定回路の出力が入力に接続され、該被測定回路
   の入力が出力に接続されるクロック位相調整回路におい
   て、 前記被測定回路の出力が入力に加わるゲート回路と、 該ゲート回路の出力がパルス発生端子に加わり、パルス
   発生端子に加わる信号の立ち上がりあるいは立ち下がり
   の少なくとも一方によって特定のパルス幅のパルスを発
   生し、前記被測定回路に加えるパルス発生回路とよりな
   り、前記ゲート回路をオンした際に生ずる発振の繰り返
   し周期より被測定回路のディレィを測定するクロック調
   整方式。 ３）１個のクロック入力端子よりクロックパルスが加わ
   り、該入力するクロックパルスを複数に分配するととも
   に、該分配したクロックパルス単位で位相を調整する位
   相回路と、 前記位相回路より加わるクロックパルスによって動作し
   、目的の動作を実行するＬＳＩと、該ＬＳＩより出力さ
   れるクロックあるいは前記位相回路より出力されるクロ
   ックを入力とし、該入力を前記位相回路の入力に加える
   帰還回路とよりなり、前記帰還回路によって帰還されて
   発振し、前記発振を測定して前記各分配された入力をク
   ロックとする回路のディレィを測定することを特徴とす
   るクロック調整方式。