DE1537012A1 - Netzwerksynchronisation in einem Zeitmultiplex-Vermittlungssystem - Google Patents

Description

Western Electric Company Incorporated Inose-Fujisaki-Saito 12-1-8

New York, N. Y. 10007 U. S.A.

J)

Netzwerksynchronisation in einem Zeitmultiplex-Vermittlungs-

system.

Die Erfindung betrifft die Synchronisation von Operationen, die an verschiedenen, voneinander entfernten Stellen ausgeführt werden, wie dies beispielsweise in Nachrichtenübertragungsanlagen mit Vermittlungsstellen erforderlich ist, die im Zeitmultiplexverfahren miteinander verbunden sind.

Die Zeitsteuerungsprobleme in einem solchen System lassen sich dadurch lösen, daß eine bestimmte Zentrale als übergeordnete oder Haupttaktquelle für die zeitliche Steuerung der Operationen im ganzen System ausgebildet wird. Abhängige Taktgeber in allen anderen Zentralen, die die Zeitsteuerung nur jeweils in der eigenen Zentrale bestimmen,' weisen zwangsläufig die gleiche Zeitsteuerungsfrequenz wie die von der Hauptzentrale ausgehende Frequenz auf. Diese Über- und Unterordnung bei der Zeitsteuerung weist mehrere Nachteile auf, die sich in erster Linie aus den schwankenden Übertragungseigenschaften zwischen der Hauptsteuerzentrale und jeder der untergeordneten Steuerzentralen ergeben. Weiterhin ist es bei einer Nachrichtenübertragungsanlage, bei der keine langen Betriebsausfälle auftreten

dürfen, von wesentlicher Bedeutung, daß ein in der Hauptzeitsteuerung oder in einer oder mehreren Übertragungsleitungen zwischen der Hauptzentrale und den untergeordneten Zentralen auftretender Gerätefehler schwerwiegende Folgen haben kann. Einrichtungen, die gegen solche Fehler schützen oder sie auch beseitigen, sind außerordentlich kompliziert und fallen trotz aller Vorsichtsmaßnahmen nicht immer nach der sicheren Seite aus.

Eine andere Möglichkeit, die sich als zweckmäßig erwiesen hat, wird als wechselseitige Synchronisation bezeichnet. Dabei wird die Über- und Unterordnung oder autokratische Beziehung zugunsten einer demokratischen Lösung aufgegeben, bei der jede Vermittlungszentrale des Netzwerkes die Zeitsteuerung des gesamten Netzwerkes im gleichen Umfang wie alle anderen Zentralen beeinflußt, aber nicht mehr. Die Frequenz der von einer bestimmten Vermittlungszentrale ausgehenden Zeitsteuerungswelle hat demgemäß den gleichen Einfluß auf die Frequenz der von jeder anderen Vermittlungszentrale ausgehenden Zeitsteuerungswellen mit Bezug auf die Festlegung der Frequenz der Zeitsteuerungswelle, die das gesamte Netzwerk synchronisiert. Eine Anordnung dieser Art ist in der USA-Patentschrift 3 050 586 (21.8.1962) beschrieben.

Bei der bekannten Anordnung werden die in einer bestimmten Vermittlungszentrale von einer Vielzahl weiterer Vermittlungszentralen

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empfangenen Synchronisationssignale über eine Schaltung zur Phasen-Mittelwertsbildung gegeben. Das Ergebnis wird mit der Phase am Ausgang des örtlichen Taktgebers verglichen. Dann wird dieses "Vergleichsergebnis zur Nachsteuerung des örtlichen Oszillators benutzt, der wiederum alle Zeitsteuerungsoperationen in der Zentrale regelt und außerdem Verzögerungen steuert, die in die verschiedenen ankommenden Wege eingesetzt sind, um sicherzustellen, daß die Informationen in den richtigen, im voraus zugeordneten Zeitintervallen empfangen werden.

Erf indungs gemäß wird das Problem der Synchronisierung des Systems dadurch gelöst, daß die Phase des von jeder der anderen Zentralen empfangenen Synchronisationssignals mit der Phase des am Ort erzeugten Synchronisationssignals verglichen und die Summe der durch die Phasenvergleichsschaltungen erzeugten Fehlersignale benutzt wird, um die Frequenz der örtlich erzeugten Signale einzustellen.

Außerdem vergleicht eine Schaltung den Phasenmodus des von einer der anderen Zentralen empfangenen Synchronisations signals mit dem Phasenmodus des örtlich erzeugten Synchronisations signals, und Einrichtungen stellen unter Verwendung des durch die Phasenmodus Vergleichsschaltung gelieferten Fehlersignals den Phasenmodus der Örtlich erzeugten Signale ein.

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Weiterhin enthält das Synchronisations signal eine Folge von Impulsen gleicher Polarität, die in einer bestimmten, für die Synchronisation reservierten Zeitlage eines sich wiederholenden Zyklus oder Rahmens übertragen werden. Einrichtungen stellen die Phase der Impulse in dem von einer entfernten Zentrale empfangenen Synchronisationsoder Rahmensignal so ein, daß sie mit der Phase der Ziffernimpulse im örtlich erzeugten Rahmensignal übereinstimmt, und die sich ergebenden, phasenkorrigierten Impulse werden an ein Vermittlungsnetzwerk in der Zentrale gegeben.

Darüberhinaus gleichen Einrichtungen, die zwischen den Eingang von einer entfernten Zentrale und die Phaseneinstelleinrichtungen geschaltet sind, Phasenverschiebungen von weniger als einem Bit-Intervall in jedem ankommenden Ziffernimpuls aus.

Die Erfindung wird nachfolgend anhand der Zeichnungen noch näher beschrieben. Es zeigen:

Fig. 1 schematisch ein Netzwerk von miteinander verbundenen Zeitmultiplex-Vermittlungszentralen, bei dem die erfindungsgemäße Anordnung benutzt werden kann;

Fig. 2 das Blockschaltbild der in jeder der Vermittlungszentralen des Systems vorgesehenen Ausrüstung zur wechselseitigen Synchronis ation;
Fig. 3 eine genauere schematische Darstellung der Frequenz- und

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Phasensynchronisationsteile der Ausrüstung gemäß Fig. 2;

Fig. 4 die Zeitsteuerungssignale, die im gesamten System verwendet werdenj

Fig. 5 bis 16 in der Anordnung nach Fig. 17 ein ins einzelne gehendes Schaltbild der in jeder Vermittlungszentrale zur gegenseitigen Synchronisation des Systems erforderlichen Bauteile.

In Fig. 1 ist ein Netzwerk von Vermittlungszentralen dargestellt, bei dem das Ausführungsbeispiel der Erfindung benutzt werden kann. Jede Vermittlungszentrale ist als kleiner Kreis mit einer Buchstabenrechnung dargestellt. Jede Zentrale ist mit wenigstens zwei weiteren Zentralen über eine Zweiweg-Übertragungsleitung verbunden, die in Fig. 1 in Form einer einfachen geraden Linie dargestellt ist. In der Praxis kann das Netzwerk einen wesentlich größeren Umfang haben und hunderte oder sogar tausende von Vermittlungszentralen umfassen.

Das Netzwerk setzt sich aus einer Anzahl geschlossener Schleifen in Form von Dreiecken zusammen, wobei an jeder Ecke eine Vermittlungszentrale liegt. Ein Beispiel für diese Dreiecke, das sich aus den Knoten A, B und C zusammensetzt. Der Knoten A ist mit den Knoten B und C, der Knoten B mit den Knoten A und C und der Knoten C mit den Knoten A und B verbunden, wobei jede Verbindung eine Zweiweg-Übertragungsleitung ist.

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In Fig. 1 ist wie im allgemeinen auch im praktischen Fall jede Vermittlungszentrale weiterhin mit einer oder mehreren weiteren Vermittlungszentralen verbunden. So ist der Knoten C mit dem Knoten F und der Knoten B mit dem Knoten D und E verbunden. Die Erfindung soll zur Erläuterung anhand einer solchen Dreieckanordnung von Vermittlungszentralen betrachtet werden.

In Fig. 2 sind die für die gegenseitige Synchronisation erforderlichen Bauteile dargestellt, die in jeder Vermittlungszentrale vorhanden sind. In diesem Fall kommen in der Vermittlungszentrale am Knoten A Übertragungsleitungen von den Vermittlungs zentralen B und C an.

Erfindungsgemäß soll eine voll anpassungsfähige Zeitsteuerung geschaffen werden, die alle Vermittlungs- und Steueroperationen in den verschiedenen Zentralen überwacht. Die Vermittlungseinrichtung selbst und ihre Betriebsweise ist herkömmlicher Art und bildet nicht Teil der Erfindung. Folglich sind diese Einrichtungen in einem einzigen Block 20 zusammengefaßt worden, der mit Zeitmultiplex-Vermittlungsnetzwerk bezeichnet wird. In der Praxis umfaßt dieses Netzwerk alle sprachfrequenten Leitungen, die von den einzelnen, in der Nähe der Vermittlungszentrale gelegenen Stationen ankommen oder zu diesen abgehen, sowie Verbindungsleitungen, die von allen Vermittlungszentralen, mit dem die betrachtete Zentrale verbunden ist, ankommen bzw. zu diesen abgehen.

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Die Phasen-Zeitsteuerung hat bei dieser speziellen Ausführungsform beispielsweise eine Nenn-Taktimpulsfrequenz von 1, 544 MHz und eine Rahmenfrequenz von 8 KHz. Das entspricht dem Zeitdiagramm in Fig. 4, bei dem ein Rahmen in 24 Zeitlagen S₁, S ... S₀. mit jeweils acht Bit B₁, B_n.,. B₀ sowie eine fünfundzwanzigste Zeitlage

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S mit einem einzigen Bit unterteilt ist. Das Bit-Intervall ist wiederum in vier Phasen (jL .. ψ. mit einer Dauer von jeweils 160 nsec unterteilt. Es wird erwartet, daß jedes ankommende Nachrichten- und Zeitsignal-Bit die Phasen ψ und 0 jedes Bit-Intervalls einnimmt. Bei diesem Ausführungsbeispiel besteht das Rahmen-Zeitmuster aus acht aufeinanderfolgenden Bit mit je dem Wert 1, die die erste Zeitlage S₁ einnehmen und denen eine 0 in der letzten Zeitlage S vorausx s

Die von jeder der anderen Vermittlungszentralen ankommenden Signale werden in einer Frequenz-Synchronisationsschaltung 30 und einer Phasen-Synchronisationsschaltung 40 verarbeitet, von denen jeweils eine für jede mit der Zentrale A verbundene Vermittlungszentrale vorgesehen ist. Zu den Ausrüstungen in der Zentrale A, die allen mit ihr verbundenen Vermittlungszentralen gemeinsam sind, zählen das Filter 51, der örtliche Oszillator 52, der Zähler 53 und der Phasenmodus-Wähler 54.

Die Operation der wechselseitigen Synchronisation entsprechend

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diesem Ausführungsbeispiel soll anhand von Nachrichten- und ZeitsteuerungsSignalen beschrieben werden, die von der Vermittlungszentrale B kommen. Diese Informationen werden in der Frequenz-Synchronisations schaltung 30 durch eine feste Rahmenfrequenz-Verzögerung 31 (Fig. 3) empfangen, die die gesamte Verzögerung von der Zentrale B grob so einstellt, daß sie ein ganzzahliges Vielfaches einer Rahmenlänge ist. Das Aus gangs signal der Verzögerung 31 wird zum Rahmendetektor 32 übertragen, der der Eingangssignalfolge die Rahmen-Zeitsteuerungsmuster entzieht. Der Bit-Extraktor 33 stellt jedes Bit in der ankommenden Signalfolge fest, die am Eingang der Verzögerung 31 empfangen wird. Zeitsteuerungssignale werden dann vom Bit-Extraktor 33 zum Rahmendetektor 32 übertragen, um die ankommende Signalfolge zeitlich neu auszurichten.

Das Ausgangssignal des Rahmendetektors 32 wird an die Phasenvergleichseinrichtung 34 gegeben, in der das festgestellte Rahmen-Zeitsteuerungsmuster mit dem örtlich erzeugten, vom örtlichen Oszillator 52 über den Zähler 53 gelieferten Rahmen-Zeitsteuerungsmuster verglichen wird. Das sich ergebende Phasenfehlersignal von der Phasenvergleichseinrichtung 34 wird zu den von den anderen Phasenvergleichseinrichtungen in der Vermittlungszentrale A erzeugten Fehlersignalen addiert, und die Summe wird zur Einstellung der Frequenz des örtlichen Oszillators 52 benutzt.

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Der Zähler 53 nimmt Signale vom Oszillator 52 auf, der wiederum Signale liefert, die jeder Phase, jeder Zeitlage und jedem Rahmen gemäß Fig. 4 entsprechen. Das Ausgangssignal des Zählers 53 wird zur Phasenvergleichseinrichtung 34 und allen weiteren Phasenvergleichseinrichtungen in der Vermittlungszentrale A zurückgeführt, um die Phasensperrschleife zu schließen. Die Frequenz-Synchronisationsschaltung 30 stellt also die Frequenz des örtlichen Oszillators in Abhängigkeit von der Phase jedes von den Zentralen B und C empfangenen Rahmen-Zeitsteuerungsmusters ein.

Es besteht jedoch die Möglichkeit, daß Zentralen in einem System mit gegenseitiger Synchronisation unter Verwendung der vorstehend beschriebenen Frequenz-Korrekturanordnung mit einer großen Phasendifferenz zum Synchronismus gebracht werden, trotz der Tatsache, daß die Eigenfrequenz jeder Vermittlungszentrale gleich und die Verzögerung zwischen den Zentralen genau eingestellt ist. In dem in Fig. 2 dargestellten Fall mit einer geschlossenen Schleife, die die drei Vermittlungszentralen A, B und C enthält, können die Zentralen mit einer Phasendifferenz von 120 in Synchronismus sein. Der Grund für das Vorhandensein einer solchen Phasendifferenz wird in der genauen Beschreibung der Frequenz-Synchronisationsanordnung näher erläutert werden. Der Phasenmodus-Wähler 54 ist vorgesehen, um das Auftreten einer solchen Phasenabweichung zu korrigieren. Er stellt das Vorhandensein dieser Phasenabweichungen fest, indem er

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ein das ankommende Rahmen-Zeitsteuerungsmuster darstellendes, vom Rahmendetektor 32 empfangenes und mit Rahmen-Markierer bezeichnetes Signal mit dem vom Zähler 53 empfangenen, örtlich erzeugten Rahmen-Markierer vergleicht. Wenn der Wähler 54 eine große Phasendifferenz feststellt, wird die Phase der Zentrale so eingestellt, daß sie mit der Phase des von der Zentrale B ankommenden Signals übereinstimmt.

Das System zur Synchronisation der Phase jedes ankommenden Signals enthält die im Block 40 in Fig, 3 dargestellten Elemente, die vom Aus gangs signal der Verzögerung 31 und des Zählers 53 so beaufschlagt werden, daß sie eine Signalimpulsfolge mit richtiger Phasenlage zur Abgabe an das Zeitmultiplex-Vermittlungsnetz werk 20 liefern. Eine Phasenverschiebung um ein einziges Bit in der ankommenden Impulsfolge wird durch Bauteile ausgeglichen, zu denen der Zitter-Eliminator 41, der Zitter-Speicher 42 und die Zitter-Steuerschaltung 43 zählen. Die Kombination dieser Bauteile dient der Unterdrückung von Lageverschiebungen, sogenanntem Phasenzittern, die innerhalb eines einzigen Bit-Intervalls in der ankommenden Impulsfolge auftreten.

Der Phasen-Synchronisator 40 weist eine Schaltung auf, die den Bit-Schieber 44, den Bit-Schiebespeicher 45 und die Bit-Schiebesteuerung 46 enthält. Diese Schaltung ergibt die richtige Bit-Phase durch einen Vergleich der einzelnen Bit im ankommenden Rahmen-Zeitsteuerungs-

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muster mit der innerhalb der Vermittlungszentrale A erzeugten Rahmen-Zeitsteuerung. Zu diesem Zweck stellt ein Rahmendetektor die Bit der ankommenden Rahmen-Zeitsteuerungsmuster fest und überträgt sie zur Bit-Schiebesteuerung 46, um die im Bit-Schiebespeicher 45 gespeicherte Information zu ändern. Wenn ein Phasenzittern festgestellt wird, das größer als eine Bit-Breite ist, gibt der Zitter-Eliminator 41 außerdem ein Signal zum Bit-Schiebespeicher 45, um die gewünschte Kompensation zu erreichen. Das Aus gangs signal des Bit-Schiebers 45, das jetzt genau in Phase mit den örtlich erzeugten Zeitsteuerungssignalen ist, wird zum örtlichen Zeitmultiplex-Vermittlungsnetzwerk 20 übertragen,

Frequenzsynchronisation - Fig. 5

Die Bit-Frequenz wird aus der ankommenden Impulsfolge durch den Bit-Extraktor 33 abgeleitet, der gemäß Fig. 5 einen einfachen abgestimmten Schwingkreis aufweist, an den ein Stromverstärker der in der USA-Patentschrift 2 663 806 beschriebenen Art (Darlington-Emitterfolger) angeschaltet ist. Das verstärkte Aus gangs signal wird invertiert und dann an eine Regenerativ-Verbreiterungsschaltung mit dem ODER-Gatter 305, dem Verzögerungsinverter 306 und dem Inverter 307 angelegt. Die Position des neu geformten Bit-Impuls es wird in der Verzögerungseinstellschaltung 308 so eingestellt, daß er die gesamte Phase Φ_ο in jedem Bit-Intervall einnimmt.

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Das neu geformte und in seiner Lage neu eingestellte Ausgangssignal des Bit-Extraktors 33 wird zusammen mit den von der Verzögerung empfangenen ankommenden Signalen an den Rahmendetektor 32 gegeben. Das binäre 1-Eingangssignal geht über das UND-Gatter 309 und das O-Signal über das UND-Gatter 310.

Der Rahmendetektor 32 besteht aus einem vierstufigen Parallelzähler, der immer dann zurückgestellt wird, wenn ein O-Signal in der ankommenden Impulsfolge empfangen wird. Der Zähler kann also nur dann ein Ausgangssignal über das UND-Gatter 315 liefern, wenn er den Zählwert Acht {1000} erreicht hatj der angibt, daß acht aufeinanderfolgende 1-Werte empfangen worden sind. Wie oben angegeben, bedeuten acht aufeinanderfolgende 1-Werte in der ankommenden Impulsfolge den Empfang des R ahmen-Zeit Steuerungsmusters. Ein Auegangsimpuls vom UND-Gatter 315 stellt also den Rahmenmarkierer oder die Trennung zwischen aufeinanderfolgenden Rahmen in der an kommenden Impulsfolge dar.

Der festgestellte Rahmenmarkierer wird an die Phasenvergleichseinrichtung 34 gegeben, die aus einem einfachen Flipflop besteht, an dessen Steuereingang ein Impuls in der Zeitlage 14 (S₁ Λ, Bit-Position 1 (B ) und Phase 4 [p) angelegt ist. Der Rahmenmarkierer vom UND-Gatter 315 wird normalerweise an die Rückstell-Seite des Flipflops in der Phasenvergleichseinrichtung 34 während S₁B₀(O₀

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jedes Rahmens angelegt. Folglich vergleicht die Vergleichseinrichtung 34 den Rahmenmarkierer der ankommenden Impulsfolge mit einem örtlich erzeugten Rahmenmarkierer, der um 180 Grad in der Phase von der ankommenden Impulsfolge abweicht.

Zeitsteuerunffisschleife - Fig. 7-9

Jedes von der Phasenvergleichseinrichtung 34 erzeugte Signal, dessen Dauer nicht der Dauer eines halben Rahmens entspricht, stellt einen Phasenfehler dar, der entsprechend Fig. 8 mit den von allen anderen Phasenvergleichseinrichtungen in der Vermittlungszentrale A erzeugten Fehlersignalen kombiniert wird, um die dynamischen Kennwerte des phasengesperrten Oszillators 52 einzustellen. Zweckmäßig können die Fehlersignale in Abhängigkeit von den entsprechenden Signalquellen bewertet werden, um einen Ausgleich für die Abstände zwischen den Zentralen und so weiter zu schaffen.

Das Filter 51, das gemäß Fig. 8 aufgebaut sein kann, stellt das Einschwingverhalten des gegenseitig synchronisierten Systems fest. Es enthält ein einfaches RC-Filter mit Phasennacheilung, das so ausgebildet ist, daß es das Anlegen zu großer Wechselstromkomponenten an den an seinen Ausgang angeschalteten, spannungsgesteuerten Oszillator 52 verhindert.

Der spannungsgesteuerte Oszillator 52 gemäß Fig. 8 ist ein Sinus-

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Generator mit einer Nennfrequenz von 6,176 MHz, In diesem Äusführungsbeispiel wird ein Colpitt-Oszillator benutzt, um die Bit-Frequenz des Systems von 1, 544 MHz zu erzeugen. Das Ausgangssignal des Oszillators wird an das Flipflop 520 angelegt, das einen zweistufigen, aus den Flipflops 521 und 522 bestehenden Zähler steuert. Das Ausgangssignal des Zählers liegt an vier UND-Gattern, die der Erzeugung von Zeit Steuerungsimpuls en in den Phasen φ<_t tf>_, φ.
und 0. dienen. Das Flipflop 521 gleicht Verzögerungen im Flipflop 522 aus. Die Phasen-Impulse werden verstärkt und an verschiedene Bauteile in der Anlage gegeben.

Der Bit- und Zeitlagenzähler 53 gemäß Fig. 7 und 9 enthält einen dreistufigen Bit-Zähler 530 und einen fünfstufigen Zeitlagenzähler. 535. Der Bit-Zähler 530 ist ein Parallelzähler, der durch vom Oszillator 52 empfangene φ- -Phasenimpulse betrieben wird. Das Ausgangssignal jeder Stufe des Bit-Zählers wird in einer Vielzahl von UND-Gattern dekodiert, um jede der acht Bit-Positionen B₁...B zu liefern.

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Der Zeitlagenzähler 535 ist ein fünf stufiger Parallelzähler, der durch Impulse während B ..^L weitergeschaltet wird. Die Ausgangssignale jeder Stufe werden wiederum in UND-Gattern dekodiert, um Zeitlagen-Kodierungen mit fünfziffrigen Binär-Kodierungen für jede Zeitlage S₁... S ., S zuliefern. Während S B₁ wird der weiterschaltende

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Bit-Zählimpuls gesperrt und der Bit-Zähler 530 in den Zustand B₁

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zurückgestellt. Auch im Zeitlagenzähler 535 ist die Gatter anordnung so getroffen, daß alle Stufen zu diesem Zeitpunkt auf den Zustand S zurückgestellt werden, so daß die Rahmenperiode erneut eingeleitet wird.

Gemäß Fig. 7 wird der Bit-Zähler 530 in der Phase 0U und der Zeitlagenzähler 535 in der Phase 0L weiter geschaltet. Folglich wird das Bit-Zeitsteuerungssignal in der Phase P₂ der vorhergehenden Bit-Position eingeleitet und in der Phase $L der gerade definierten Bit-Position beendet. Beispielsweise beginnt der Impuls B₃ in Fig. 4 während B...0L und endet während B₃JO₃. Da der Zeitlagenzähler 535 durch die Phase B₁JiL weiter geschaltet wird, erscheint auf ähnliche Weise der Zeitlagenimpuls während B 0> der vorhergehenden Zeitlage und verschwindet während B₀O₀ der betrachteten Zeitlage. Beispielsweise erscheint ein Zeitlagenimpuls S₃ während S.BJfi^ und verschwindet während SJl. Folglich erscheint das vom Zähler 53 zur Phasenvergleichseinrichtung 34 (Fig. 5) zurückgeführte Phasensignal, das die Zeitlage S. ₄ darstellt, während S₁₃B₈^₃.

Phasenmodus - Fig. 6

Die Vermittlungszentralen eines Systems, das entsprechend dem erfindungs gemäßen Ausführungsbeispiel synchronisiert ist, können in den Synchronismus gebracht werden, wobei aber große Phaäendifferenzen zwischen den verschiedenen Zentralen verbleiben, obwohl die

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Eigenfrequenz jeder Zentrale identisch und die Verzögerung zwischen den Zentralen genau eingestellt ist. So kann ein geschlossenes Netzwerk mit drei Zentralen, beispielsweise in Zentralen A, B und C in Fig. 1 im Synchronismus sein, während jedoch eine Phasendifferenz von 120 Grad zwischen je zwei Zentralen besteht.

Zur Verhütung eines solchen Umstandee ist in zwei der drei Zentralen ein Phasenmodus-Wähler vorgesehen. Die Phase einer ersten Zentrale wird als im richtigen Modus befindlich angesehen, und die Phasen* modus-Wähler in den anderen beiden Zentralen stellen sicher, daß diese Zentralen die gleiche Phase wie die erste Zentrale haben. Der Phasenmodus-Wähler besteht daher aus einer Schaltung« die den Phasenmodus der jeweiligen Zentrale mit dem der «rsttn Zentrale vergleicht.

Gemäß Fig. 6 wird das Ausgangssignal des Rahmendetektors 32, der den Phasenmodus der ersten Zentrale angibt, an das Flipflop 540 angelegt. Dieses Signal S wird normalerweise zur Zeit S₁BJiL empfangen. Das Flipflop 541 empfängt das Zeitsteuerungssignal S_ vom Zähler 53 der eigenen Zentrale zur Zeit S,B_ö0l. Wenn das

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System im Synchronismus ist und jede Zentrale den richtigen Phasenmodus hat, sind die Flipflops 540 und 541 gleichzeitig eingestellt, und das Exklusiv-ODER-Gatter 542 erzeugt kein Ausgangs signal während des Intervalls, das der Ankunft eines Rahmenmarkierers

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S₁₄ vorangeht. Wenn jedoch die örtliche Zentrale nicht in Phase ist, erzeugt das Exklusiv-ODER-Gatter 542 ein Ausgangesignal, das das UND-Gatter 543 während der nachfolgenden Intervalle B. φ. erregt.

Die aufeinanderfolgenden Ausgangssignale des UND-Gatters 543 werden in einem dreistufigen Zähler 544 gezählt. Bei diesem Ausführungsbeispiel wird eine Phasendifferenz von mehr als 1/4 Rahmen zwischen den Zentralen als Anzeige eines Außerphase-Modus betrachtet. Wenn also der binäre Zählwert sechs (1/4 der vierundzwanzig Zeitlagen) erreicht, wird das UND-Gatter 545 erregt und zeigt das Vorhandensein eines Außerphase-Modus an. Das Ausgangssignal des UND-Gatters 545 betätigt das UND-Gatter 546 zur Einstellung des Flipflops 547 im nächsten Intervall Bjfi.. Bei eingestelltem Flipflop 547 wird das UND-Gatter 543 abgeschaltet und der Zählwert des Zählers 544 festgehalten. Während S₁₃B₄^₁ gibt das Aus gangs signal des UND-Gatters 545 das vermutete Auftreten des Außerphase-Modus durch Einstellung des Flipflops 548 über das UND-Gatter 547 an.

Dir Zähler 544 und das Flipflop 547 werden durch den Rahmenmar-M«irir a** if&ÜekfßeieiÜ, so daß da» UND-Gatter 543 feststellen

ob dir giiiche Zustand im folgenden Rahmen vorhanden iki. Während¹ S**BL$b deä folgeriden Rahmens betätigen das Ausgangssignal des ÜNÖ-Öatterö 545 ürid des Flipfiöps 54ff das UND-Gatter 549, um das Flipflop 5BQ emzüstetlien, wenn wirklich der gleiche

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Außerphase-Modus in diesem Rahmen auftritt. Auf die*· Weise wird der vermutete, im vorhergehenden Rahmen festgestellte Außerphase-Modus bestätigt.

Das eingestellte Flipflop 550 stellt zusammen mit dem Ausgangssignal des Rahmendetektors 32 auf der Leitung 350 das Flipflop 552 über das UND-Gatter 551 ein* Dies sollte während S_ geschehen, wenn die örtliche Zentrale wieder in den Inphase-Modus zurückgebracht werden soll. Zu diesem Zweck sollte der nächste Phasenimpuls &,, der über das UND-Gatter 553 laufen kann, in . ^r örtlichen Zentrale während

Der Zähler 53 (Fig. 7) wird eo gesteuert, daß diese Bedingung auftritt, indem das normale Rückstell-Ausgsngisignal des Flipflops 552 im Verzögerungsinverter 554 verzögert und invertiert wird, und indem dieses verzögerte Auegangesignal den Bit-Zfthler 530 über das UND-Gatter 553 und das ODER-Gatter 555 in den B. entsprechenden Zustand (001) zurückstellt. Die normalen Bit-Zähler-Schaltimpulse werden ah den UND-Gattern 557 und 558 durch da* Auegangeeignal des Flipflops 552 gesperrt. Das Ausgangssignal dee UND-Gatters 553 stellt außerdem das Flipflop 560 ein, und der folgende Phasenimpuls <L· betätigt das UND-Gatter 561 zur Rückstellung des Zeitlagenzählers 535 in den S.-Zustand (00001).

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Unmittelbar nach der Rückstellung des Bit-Zählers 530 und des Zeitlagenzählers 535 zur Angabe dee Zustandee S-B₁ werden die Flipflops

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550, 552 und 556 über geeignete Verzögerungeschaltungen zurückgestellt, und der Phasenmodus-Wähler beendet «eine Operation.

Phasensynchronisation - Fig. 10-16

Die Phasensynchronisationsschaltung 40 jeder Zentrale weist, wie in Fig. 3 angegeben, ein Zitter-Aus schalt «yet em mit dem Zitter-Eliminator 41, dem Zitter-Speicher 42 und der Zitter-Steuerung 43 auf» sowie ein Bit-Phasensynchronieationssyetem mit dem Bit-Schieber 44, dem Bit-Schiebespeicher 45 und der Bit-Schiebesteuerung 46. Der genaue Aufbau des Bit-PhasensynchronisationMyetems, das in den Fig. 11, 13, 15 und 16 dargestellt ist, «oll zunächst betrachtet werden.

Die ankommende Impulsfolge wird normalerweise im Bit-Schieber in der Phase ψ. vom Zitter-Eliminator 41 empfangen. Der Bit-Schieber führt eine Verzögerung ein, deren Dauer so gewählt ist, daß sie dem zweifachen Wert der erwarteten Phaeenvariation zwischen den Vermittlungezentralen entspricht. Da bei diesem Ausführungsbeispiel ein Schieberegister mit acht Bit gewählt worden ist, sind die benachbarten Stufen des Schieberegisters 440 über UND-Gatter und Verzögerungsinverter verbunden, die jeweils eine Verzögerung von

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150 nsec besitzen.

Die Aus gangs-UND-Gatter des Schieberegisters 440 werden durch den Bit-Schiebespeicher 45 (Fig. 13) entsprechend der festgestellten Phasennacheilung oder «Voreilung des ankommenden Rahmen-Zeitsteuerungsmusters gesteuert. Der Bit-Schiebespeicher 45, der einen reversiblen Zähler 450 und dekodierende UND-Gatter enthält, empfängt seine Steuersignale von der Bit-Schiebesteuerung 46 (Fig. 15 und 16), dem Zitter-Eliminator 41 (Fig. 10 und 12) und der Zitter-Steuerung 43 (Fig. 14). Das am ODER-Gatter 451 (Fig. 13) empfangene Vorwärts-Signal betätigt die UND-Gatter 452 und 453, und der Zähler 450 speichert die über das ODER-Gatter 454 empfangenen Impulse in aufsteigender Reihenfolge. Ein am ODER-Gatter 454 empfangenes Rückwärts-Signal betätigt die UND-Gatter 456 und 457, und der Zähler 450 speichert die Zahl der über das ODER-Gatter 454 empfangenen Impulse in absteigender Reihenfolge· Wenn der Zähler 450 durch Phasensignale ψ. und das Bit-Schieberegister 440 durch Phasensignale (ÖL oder 0. weitergeschaltet werden, wird der auf der Leitung 445 erscheinende Ausgangsimpuls vom Bit-Schieber 44 in der Phase JÖ> erzeugt.

Die Figuren 15 und 16 zeigen die Schaltung der Bit-Schiebesteuerung und des Rahmendetektors 47. Das Aus gangs signal des Bit-Schiebers wird im Rahmendetektor 47 über die Leitung 445 in der Phase ώ

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empfangen. Der Detektor 47 enthält einen vierstufigen Zähler 470, der immer dann zurückgestellt wird« wenn eine 0 in der ankommenden Signalimpulsfolge auftritt. Während des normalen Betriebs wird also das UND-Gatter 471 am Ausgang des Zählers 470 beim Empfang von acht aufeinanderfolgenden 1-Werten betätigt« die das Rahmenmuster in der ankommenden Impulsfolge darstellen, und der Zeitpunkt, zu dem ein Ausgangssignal durch das UND-Gatter 471 geliefert wird, ist mit S-B <P„ bezeichnet. Dieses Ausgangssignal dient zur Rückstellung des Flipflops 472, das während S ψ_Α erneut eingestellt wird.

Im Normalfall, wenn der Bit-Schieber 44 in Phase mit dem örtlich erzeugten Taktimpuls ist, wird das Flipflop 472 für ein Intervall mit acht Bit eingestellt, das mit S ψ. beginnt und mit S₁B-O endet. Die tatsächliche Dauer des Ausgangs signals vom Flipflop 472 wird durch Anlegen von Impulsen ψ an das UND-Gatter 473 und durch Zählen der Ausgangssignale des UND-Gatters 473 im Zähler 460 (Fig. 15) der Bit-Schiebesteuerung 46 gemessen.

Der Zweck der Bit-Schiebesteuerung 46 besteht darin, Impulse zu erzeugen, um den Zustand des Bit-Schiebers 45 zu ändern, wenn der falsche Zählwert vom Rahmendetektor 47 empfangen wird, und damit die Phase der Rahmenimpulse zu korrigieren. Wenn also acht Impulse im Zähler 460 gezählt werden, erregt das Aus gangs signal über das UND-Gatter 461 das UND-Gatter 462 und stellt das Flipflop 463

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während S₃B₂^o zurück. Dies wird als Normalzustand angesehen. Wenn der Zählwert von 8 abweicht, wird das UND-Gatter 462 nicht erregt und das Flipflop 463 während S„B_O<Ö> eingestellt. Wenn dieser Fehlerzustand für zwei aufeinanderfolgende Rahmen andauert/ wird das Flipflop 465 durch das Ausgangssignal des UND-Gatters 464 eingestellt und der Fehlerzustand bestätigt.

Wenn die Ziffer mit dem höchsten Stellenwert im Zähler 460 der Bit-Schiebesteuerung 46 eine 1 ist, womit ein Zählwert größer als acht oder eine zu große Verzögeruiig der ankommenden Impulsfolge angezeigt wird, so wird die im Bit-Schiebespeicher 45 registrierte Zahl um die Differenz zwischen acht und der im Zähler 460 registrierten Zahl vermindert. Zu diesem Zweck wird das Flipflop 466 in der Phase Öl durch die Einstell-Ausgangs signale des Flipflops und der Stufe des Zählers 460 mit dem höchsten Stellenwert eingestellt, und der Zähler 460 wird zur Rückwärtszählung vorbereitet. Der Zähler 460 empfängt jetzt Phasenimpulse ψ. über das UND-Gatter 468 und das ODER-Gatter 469. Der Zählvorgang dauert an, bis der Zustand 8 (0001) erreicht ist. Dieser Zustand wird durch die UND-Gatter 461 und 462 festgestellt, die das Flipflop 463 zurückstellen. Die gleichen ^.-Impulse werden zum Zähler 450 im Bit-Schiebespeicher 45 übertragen, um dessen Zustand entsprechend zu ändern.

Wenn die Ziffer mit dem höchsten Stellenwert im Zähler 460 der 909842/UU

Steuerung 46 eine O ist, s° ^muß dfe im Bit-Schiebespeicher 45 enthaltene Zahl um die Differenz zwischen acht und der im Zähler 460 enthaltenen Zahl vergrößert werden. In diesem Fall wird das Flipflop 467 eingestellt, so daß die Zähler 450 und 460 als Vorwärts Zähler arbeiten können. Es werden dann die ^-Impulse über das UND-Gatter 468 zu den Zählern 450 und 460 übertragen« bis der Zustand acht erreicht ist.

Die Flipflops 465, 466 und 467 werden durch das Ausgangssignal des UND-Gatters 461 zurückgestellt, wenn der Zählwert acht im Zähler 460 erreicht ist, und das Flipflop 463 wird zurückgestellt, wenn im nächsten Rahmen bestätigt wird, daß die Phasensynchronisation wieder erreicht ist. Der Zähler 460 wird während SggB^ zurückgestellt, und das normale Phaseneynchronisationsverfahren gilt wieder für den nächsten Rahmen.

Zitter-Ausschaltung - Fig. 10, 12, 14

Die im vorhergehenden Abschnitt beschriebene Anordnung zur Bit-Phasensynchronisation gleicht Phasendifferenzen aus, die die Länge eines Bit übersteigen. Wenn die Phasendifferenz jedoch kleiner ist als ein Bit und dann "Zittern" genannt wird, sind zusätzliche Schaltungen erforderlich, um das Zittern auszuschalten, bevor die ankommenden Signale an die Bit-Phasensynchronisationsanordnung

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gegeben werden. Die Schaltung 41 zur Ausschaltung des Zitterns enthält bei diesem Ausführungsbeispiel eine elektromagntisch angezapfte Verzögerungsleitung 410 (Fig. 10), die durch den Zitter-Speicher 42 (Fig. 12) über eine Anzahl von logischen Gattern gesteuert wird. Schließlich informiert die Zitter-Steuerung 43 (Fig. 14) die Bit-Phasensynchronisationsschaltung immer dann, wenn das Zittern den durch die Schaltung für das Ausschalten des Zitterns überstrichenen Bereich übersteigt.

Wie oben angegeben, wird die ankommende Signalimpulsfolge zurück in eine O-Wellenform übertragen, die die Phasen ψ und φ- einnimmt. Jeder Impuls wird in der angezapften Verzögerungsleitung 410 empfangen, die so ausgebildet ist, daß sie sechs jeweils einer Phasenbreite entsprechende Intervalle mit 160 nsec bereitstellt. Ein durch die Verzögerungsleitung laufender Impuls wird also jeweils zwei benachbarte Anzapfungen beaufschlagen.

Der Inhalt der Verzögerungsleitung 410 wird in der Phase p- über eine Anzahl von UND-Gattern 411-1 bis 7 wiedergewonnen. Wenn der Impuls die richtige Lage einnimmt, wird das Aus gangs sign al der Verzögerungsleitung 410 von zwei an in der Mitte liegenden Anzapfungen angeschalteten Gattern 411-2 bis 6 empfangen. Der Zitter-Speicher 42 zeichnet diese Ausgangsposition auf und vergleicht sie mit jedem nachfolgenden Aus gangs signal der Verzögerungsleitung. Eiae Phasennach-

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%s

eilung oder - Voreilung bewirkt, daß ein Impuls in der Verzögerungsleitung früher oder später als erwartet erscheint. Ein Vergleich der Ausgangsposition mit der im Zitter-Speieher 42 gespeicherten Position stellt diese Abweichung fest, und das Ausgangssignal wird dann von demjenigen Aus gangs gatter des Paares von Aus gangs gattern empfangen, das diesen Fehler ausgleicht.

Da eine Phasennacheilung oder -Voreilung von einem Anzapfungspaar, das eine der Endanzapfungen enthält, möglicherweise nicht festgestellt wird, zeichnet der Zitter-Speicher 42 die Endanzapfungen nicht als geeignete Ausgangslage auf. Stattdessen ist die Anordnung so getroffen, daß ein an einer Endanzapfung festgestellter Impuls zu einer Ablesung von einer anderen Position der Verzögerungsleitung führt. Wenn beispielsweise ein ankommender Signalimpuls an den Gattern 411-1 und 2 festgestellt wird, ist die Anordnung so getroffen, daß der Impuls über die Gatter 411-5 und 6 wiedergewonnen wird. In ähnlicher Weise erfolgt, wenn der Impuls früh ankommt und am Gatter 411-7 festgestellt wird, die Wiedergewinnung an den Gattern 411-2 und 3. Da aufeinanderfolgende Impulse zwei Phasen oder zwei Anzapf gatter voneinander entfernt sind, können alle erforderlichen Übertragungsoperationen zur Beseitigung des Zitterns mit einer Verzögerungsleitung durchgeführt werden, die sieben Anzapfungen besitzt.

Es sollen jetzt die Operationen betrachtet werden, die zur Realisierung

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dieser Zitter-Einstellung bei der angezapften Verzögerungsleitung erforderlich sind. Wenn der ankommende Impuls die richtige Lage einnimmt, wird ein Ausgangssignal von einem der in der Mitte gelegenen Anzapfungspaare gewonnen wobei eines der mittleren Gatterpaare 411-2 und 411-3, 411-3 und 411-4, 411-4 und 411-5 oder 411-5 und 411-6 erregt wird. Diese Ausgangssignale werden Modus I, II, III und IV genannt und im Zitter-Speicher 42 gespeichert. Der im Zitter-Speicher 42 aufgezeichnete Operationsmodus wird dem Zitter-Eliminator über die UND-Gatter 421-1 bis 421-4 angegeben.

Jedes benachbarte Paar von in der Mitte gelegenen Ausgängen der Verzögerungsleitung 410 wird in der Phase Ö über eines der ODER-Gatter 412-1 bis 412-4 übertragen und in dem entsprechenden Modus über die UND-Gatter 413-1 bis 413-4 ausgelesen, um das Flipflop über das ODER-Gatter 414 einzustellen. Dies tritt wegen der in den logischen Schaltungen bewirkten Verzögerungen etwa während der Phase fi„ ein. Das Aus gangs signal des Flipflops 415 betätigt eines der UND-Gatter 416 in der Phase φ., und der Bit-Schieber 44 empfängt das Eingangssignal in dem entsprechenden Modus.

Um die im Zitter-Speicher 42, der aus einem reversiblen Zähler ähnlich dem Bit-Schiebespeicher 45 besteht, gespeicherte Information zu ändern, werden Signale vom Zitter-Eliminator 41 zur Weiterschaltung des Zählers in der richtigen Richtung geliefert, die durch die

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Phasenvoreilung oder -Nacheilung bestimmt wird, welche durch das im ankommenden Signal festgestellte Zittern angegeben wird. Es sei beispielsweise angenommen, daß der Zitter-Eliminator 41 im Modus II arbeitet, so daß das Aus gangs signal des Zitter-Speichers 42 auf der Leitung 422 vom UND-Gatter 421-2 erscheint. Ein normales Eingangssignal wird den UND-Gattern 411-3 und 411-4 während der Phase 2 entnommen. Diese Aus gangs signale betätigen wiederum das UND-Gatter 413-2 über das ODER-Gatter 412-2 in Verbindung mit dem Modus-H-Eingangssignal auf der Leitung 422, und der Bit-Schieber wird entsprechend in Kenntnis gesetzt.

Im Modus II werden die Ausgangssignale der Anzapf gatter 411-2 und 411-5 auf entgegengesetzten Seiten der normalen Aus gangs gatter für den Modus II an den UND-Gattern 417 bzw. 418 beobachtet. Wenn beispielsweise das UND-Gatter 417 betätigt wird, gibt es an, daß ein Zittern eine Verzögerung beim Empfang des Eingangs signale s bewirkt hat, so daß die Gatter 411-2 und 411-3 an Stelle der Gatter 411-3 und 411-4 erregt werden. Der Aus gangs impuls kommt weiterhin im Bit-Schieber 44 zur richtigen Zeit an, solange das Ausgangsgatter 411-3 betätigt ist.

Die Anordnung ist so getroffen, daß bei einem zweimaligen aufeinanderfolgenden Auftreten dieser Verzögerung der Operationsmodus von II auf I geändert wird. Das Ausgangssignal des UND-Gatters

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stellt das Flipflop 419 über das ODER-Gatter 420 ein. Das nachfolgende Eingangssignal, das das gleiche Zittern aufweist, betätigt wiederum das UND-Gatter 417, das diesesmal das Flipflop 426 über das ODER-Gatter 420 und das UND-Gatter 425 in Verbindung mit dem Aus gangs signal des UND-Gatters 427 einstellt. Das Flipflop 426 erregt wiederum das UND-Gatter 428 während der Phase ψ., um ein Signal über das ODER-Gatter 429 zum Flipflop 430 und zum UND-Gatter 431 im Speicher 42 zu liefern. Gleichzeitig wird das Signal vom Einstellausgang des Flipflops 426 zum UND-Gatter 432 im Zitter-Speicher 42 geliefert. Diese beiden im Zitter»Speicher 42 ankommenden Signale veranlassen, daß der Speicher, der vorher den Modus II aufgezeichnet hatte, nunmehr den Modus I angibt.

Wenn der nächste ankommende Impuls, der der Anzeige eines Zitterns folgt, den Wert 1 hat und frei von Zittern ist, liefert das ODER-Gatter 420 kein Ausgangssignal, so daß das Flipflop 401 nicht eingestellt wird. Das führt dazu, daß das UND-Gatter 402 erregt wird und das Flipflop 419 in der folgenden Phase p. zurückstellt. Es wird also der Modus I beibehalten. Wenn der nächste ankommende Impuls jedoch eine Null wäre, könnte das Auftreten von Zittern nicht festgestellt werden. In diesem Fall darf die vorstehend angegebene Operation nicht stattfinden. Zu diesem Zweck wird das Flipflop 401 beim Empfang des nächsten Impulses der Phase ψ_Λ zurückgestellt und kann während des Empfangs des 0-Eingangssignals nicht eingestellt werden.

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Folglich wird das UND-Gatter 402 nicht betätigt, solange ein O-Eingangssignal vorhanden ist.

Wenn der Zitter-Eliminator im Modus I₃ II und III arbeitet und ein Zittern bewirkt, daß das Eingangssignal vorzeitig ankommt., oder wenn der Zitter-Eliminator im Modus II, III und IV arbeitet, und ein Zittern bewirkt, daß das Eingangssignal zu spät ankommt, werden entsprechende Modus-Übergänge durchgeführt.

In den Fällen, in denen das Eingangssignal an den äußeren Anzapfungen der Verzögerungsleitung 410 festgestellt wird, wird ein anderes Verfahren benutzt. Wenn beispielsweise ein Impuls am Anzapfgatter 411-1 festgestellt wird und der Zitter-Eliminator im Modus I arbeitet, wird das Flipflop 419 in der Phase ψ über das ODER-Gatter 420 eingestellt. Das nachfolgende 1-Eingangssignal, das am Anzapfgatter 411-1 festgestellt wird, stellt dann das Flipflop 426 über die UND-Gatter 427 und 425 ein. Das Signal des Einstellausganges des Flipflops 426 wird am UND-Gatter 432 sowie am Flipflop 430 und am UND-Gatter 431 des Zitter-Speichers 42 empfangen, und diese Eingangssignale ändern den Zustand des Zitter-Speichers 42 vom Modus I auf den Modus IV.

Bis zu diesem Punkt entspricht die Operation der oben beschriebenen Zitter-Korrektur. Man beachte jedoch, daß bei Anwendung des nor-

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malen Verfahrens in diesem Fall der Bit-Schieber 44 das vom Anzapfgatter 411"1 der Verzögerungsleitung 410 gewonnene Bit speichern würde, wonach der Modus von I auf IV geändert wird. Das gleiche Bit, jetzt aber um vier Positionen in der Verzögerungsleitung 410 fortgeschritten, wird erneut im nächsten Bit-Intervall, und zwar vom Anzapfgatter 411-5 oder 411-6, wiedergewonnen und im Bit-Schieber 44 in der nächsten Bit-Position aufgezeichnet. Es muß also eine spezielle Operation durchgeführt werden, um die doppelte Wiedergewinnung d^es gleichen Bit vom Bit-Schieber 44 zu verhindern. Im vorliegenden Fall ist die Schaltung so ausgelegt, daß die erste Aufzeichnung von einer vorbestimmten Position gewonnen wird, und dann, wenn die zweite Aufzeichnung die vorbestimmte Position erreicht, das Aus gangs signal der vorhergehenden Position entnommen wird. Wenn beispielsweise das Bit-Schieber-Ausgangssignal der dritten Stufe entnommen wird, und die beiden Aufzeichnungen des gleichen Bit aufeinanderfolgende Stufen belegen, so wird das erste aufgezeichnete Bit aus der dritten Position gewonnen, während der Zitter-Eliminator 41 im Modus I arbeitet. Zwei Bit-Intervalle nach dem Übergang auf den Modus IV, wenn die zweite Aufzeichnung in der dritten Position erscheint, wird das Ausgangssignal der zweiten Position entnommen, wodurch die zweite Aufzeichnung des gleichen Bit übersprungen wird. Als eine Verallgemeinerung des Vorstehenden kann man sagen, daß, wenn das Ausgangssignal der Stufe k des Bit-Schiebers 44 entnommen wird, das Ausgangssignal k-1 nach der

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Modus-Änderung der Stufe k-1 entnommen wird.

Die Zitter-Steuerung 43 führt diese Ausgleichsfunktion durch, und das Flipflop 404 im Zitter-Eliminator 41 steuert die Operation. Die üblichen Signale zur Änderung des Speichers werden vom Flipflop zum Zilter-Speicher 42 übertragen. In diesem Fall wird jedoch das Flipflop 404 zur gleichen Zeit eingestellt wie das Flipflop 426. Das Signal vom Einstellausgang des Flipflops 404 wird zum Bit-Schiebespeicher 45 (Fig. 13) und zur Zitter-Steuerung 43 (Fig. 14) übertragen. In der Zitter-Steuerung 43 betätigt dieses Signal das UND-Gatter 433 während der Phase ψ._Λ um das Flipflop 434 einzustellen. Während der nächsten Phase ψ werden die UND-Gatter 435-1 bis 435-6 betätigt, und der Inhalt des Bit-Schiebespeichers 45 wird zum Zähler 437 der Zitter-Steuerung 43 übertragen. Das Flipflop 434 wird zurückgestellt, und das Flipflop 442 wird nach dieser Speicheroperation eingestellt. Dadurch wiederum wird das UND-Gatter 433 abgeschaltet, so daß eine weitere Signalübertragung vom Bit-Schiebespeicher 42 gesperrt ist.

Der Zähler 437 ist ein Rückwärtszähler, der Impulse der Phase φ* über das UND-Gatter 436 empfängt, das durch das zurückgestellte Flipflop 434 betätigt wird. Wenn der Zähler 437 den Zählwert 001 erreicht, wird das Gatter 438 erregt, und sein Ausgangssignal stellt das Flipflop 439 während der Phase p_o ein. Das folgende Signal

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während der Phase ψ erregt zusammen mit dem Signal des Einstellausganges des Flipflops 43 9 das UND-Gatter 443, um ein Signal zum Bit-Schiebespeicher 45 zu geben. Dieses Zählsignal ändert den Inhalt des Bit-Schiebespeichers 45 in Verbindung mit dem Rückwärtssignal am Einstellausgang des Flipflops 404 im Zitter-Eliminator 41. Der Zählimpuls wird in der Schaltung 444 verzögert und dann zur Rückstellung des Flipflops 404 im Zitter-Eliminator 41 benutzt.

Eine weitere Abweichung gilt für den Fall, daß ein Aus gangs signal am Anzapfgatter 411-7 an einem Ende der Verzögerungsleitung 410 erscheint, während der Zitter-Eliminator 41 im Modus IV arbeitet. Unter diesen Bedingungen wird auf die oben beschriebene Weise vom Modus IV auf den Modus I übergegangen. In diesem Fall würde jedoch bei dem Übergang ein Signal-Bit verloren gehen, wenn nicht besondere Vorsorge getroffen wäre. Dazu wird der von der Verzögerungsleitung 410 wiedergewonnene Signalimpuls an den Bit-Schieber 44 während der Phase ψ_ο angelegt, statt wie im Normalfall, während der Phase ψ . Das Ausgangssignal des Gatters 411-7 bewirkt dann die Einstellung des Flipflops 446 (Fig. 12), das zusätzlich zur Benachrichtigung des Bit-Schiebespeichers 45 eine spezielle Wiedergewinnung aus den Positionen 4 und 5 der Verzögerungsleitung 410 über das ÖDER-Gatter 447 und das UND-Gatter 448 durchführt. Das Ausgangssignal des UND-Gatters 448 stellt das Flipflop 449 ein, dessen Zustand das Eingangssignal definiert, welches in diesem Fall an den Eingang des

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Bit-Schiebers 44 während der Phase 0L statt der normalen Phase ψ. angelegt wird.

Zur Einleitung der Operation des Systems ist der Startschalter 405 (Fig. 12) vorgesehen, der den Zitter-Speicher 42 in den Modus II einstellt.

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Claims (5)

Patentansprüche

1. Nachrichtenübertragungssystem mit einer Vielzahl von untereinander verbundenen Steuerzentralen, mit Einrichtungen in jeder Zentrale zur Herstellung und Aufrechterhaltung des Synchronismus zwischen allen Zentralen einschließlich Zählschaltungen, die eine Folge von Zeitlagen in sich wiederholenden Rahmenintervallen definieren, mit Einrichtungen zur Übertragung eines Rahmensignals zu jeder anderen Zentrale in einer für die Synchronisation in jedem Rahmen reservierten Zeitlage und mit einer Schaltungsanordnung zur Synchronisation der Systemfrequenz, die Schaltungen zur Anzeige des von jeder anderen Zentrale empfangenen Rahmensignals und Schaltungen zum Vergleich der Phase jedes festgestellten Rahmensignals mit der Phase des örtlich erzeugten Rahmensignals aufweist, dadurch gekennzeichnet, daß die Summe der durch die Phasenvergleichsschaltungen (34) erzeugten Fehler signale zur Einstellung der Frequenz der durch die Zählschaltungen (53) erzeugten Signale benutzt wird.

2. Nachrichtenübertragungssystem nach Anspruch 1, dadurch gekennzeichnet, daß eine Schaltung (54) den Phasenmodus des Ausgangssignals einer der Rahmensignal-Anzeigeschaltungen (32) mit dem Phasenmodus der Zählschaltungen (53) vergleicht, und daß Einrichtungen (530, 535) das durch die Phasenmodus-Vergleichsschaltung

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erzeugte Pehlersignal zur Einstellung des Phasenmodus der Zählschaltungen benutzt.

3. Nachrichtenübertragungssystem nach Anspruch 1, bei dem die Zählschaltungen (53) Einrichtungen (530) zur Definition einer Vielzahl von Ziffernintervallen in jeder Zeitlage aufweisen und das Rahmensignal eine Folge von Impulsen gleicher Polarität in den Ziffernüitervallen der für die Synchronisation reservierten Zeitlage enthält, dadurch gekennzeichnet, daß Einrichtungen (44) die Phase der Ziffernimpulse in dem von einer entfernten Zentrale empfangenen Rahmensignal so einstellen, daß sie mit der Phase der Ziffernimpulse in dem örtlich erzeugten Rahmensignal übereinstimmt, und daß die sich ergebenden, phasenkorrigierten Impulse an ein Vermittlungsnetzwerk (20) in der örtlichen Zentrale angelegt sind.

4. Nachrichtenübertragungssystem nach Anspruch 3, dadurch gekennzeichnet, daß Einrichtungen (41), die zwischen das Eingangssignal von einer entfernten Zentrale und der Phaseneinstelleinrichtung (44) geschaltet sind, Phasenverschiebungen jedes ankommenden Ziffernimpulses ausgleichen, die kleiner sind als ein Bit-Intervall.

5. Nachrichtenübertragungssystem nach Anspruch 3, dadurch gekennzeichnet, daß jeder von einer entfernten Zentrale empfangene Signalimpuls in der Phasensynchronisations-Schaltungsanordnung (40)

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neu geformt und in die richtige Lage gebracht wird, und daß die neu geformten und in die richtige Lage gebrachten Signalimpulse benutzt werden, um die Signalimpulse zu der Rahmensignal-Anzeige· schaltung (47) zu führen.

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