DE1537012B2 - Synchronisationsanordnung in einem nachrichtenuebertragungsnetz - Google Patents

Description

mit der Phase des örtlich erzeugten Rahmensignals benutzt werden.

Auch wenn jedoch auf die oben beschriebene Weise die Eigenfrequenzen aller Steuerzentralen genau in Synchronismus gebracht und die Verzögerung zwischen den Zentralen genau eingestellt worden sind, besteht die Möglichkeit, daß der Synchronismus mit einer großen Phasendifferenz von beispielsweise 120° bei einer geschlossenen Schleife mit drei Zentralen erreicht wird.

Die Erfindung hat sich die Aufgabe gestellt, solche fehlerhaften Systemsynchronisierungen mit großen Phasendifferenzen zu vermeiden. Die Aufgabe wird durch die im Anspruch 1 angegebene Erfindung gelost.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.

Weiterhin enthält das Synchronisationssignal eine Folge von Impulsen gleicher Polarität, die in einer bestimmten, für die Synchronisation reservierten Zeitlage eines sich wiederholenden Zyklus oder Rahmens übertragen werden. Einrichtungen stellen die Phase der Impulse in dem von einer entfernten Zentrale empfangenen Synchronisations- oder Rahmensignal so ein, daß sie mit der Phase der Ziffernimpulse im örtlich erzeugten Rahmensignal übereinstimmt, und die sich ergebenden, phasenkorrigierten Impulse werden an ein Vermittlungsnetzwerk in der Zentrale gegeben.

Darüber hinaus gleichen Einrichtungen, die zwischen den Eingang von einer entfernten Zentrale und die Phaseneinstelleinrichtungen geschaltet sind, Phasenverschiebungen von weniger als einem Bit-Intervall in jedem ankommenden Ziffernimpuls aus.

Die Erfindung wird nachfolgend an Hand der Zeichnungen noch näher beschrieben. Es zeigt

Fig. 1 schematisch ein Netzwerk von miteinander verbundenen Zeitmultiplex-Vermittlungszentralen, bei dem die erfindungsgemäße Anordnung benutzt werden kann,

Fig. 2 das Blockschaltbild der in jeder der Vermittlungszentralen des Systems vorgesehenen Ausrüstung zur wechselseitigen Synchronisation,

F i g. 3 eine genauere schematische Darstellung der Frequenz- und Phasensynchronisationsteile der Ausrüstung gemäß F i g. 2,

F i g. 4 die Zeitsteuerungssignale, die im gesamten System verwendet werden,

^: Fig. 5 bis 16 in der Anordnung nach Fig. 17 ein ins einzelne gehendes Schaltbild der in jeder Vermittlungszentrale zur gegenseitigen Synchronisation des Systems erforderlichen Bauteile.

In Fig. 1 ist ein Netzwerk von Vermittlungszentralen dargestellt, bei dem das Ausführungsbeispiel der Erfindung benutzt werden kann. Jede Vermittlungszentrale ist als kleiner Kreis mit einer Buchstabenbezeichnung dargestellt. Jede Zentrale ist mit wenigstens einer weiteren Zentrale über eine Zweiweg-Übertragungsleitung verbunden, die in Fig. 1 in Form einer einfachen geraden Linie dargestellt ist. In der Praxis kann das Netzwerk einen wesentlich größeren Umfang haben und hunderte oder sogar tausende von Vermittlungszentralen umfassen.

Das Netzwerk setzt sich aus einer Anzahl geschlossener Schleifen in Form von Dreiecken zusammen, wobei an jeder Ecke eine Vermittlungszentrale liegt. Ein Beispiel für diese Dreiecke setzt sich aus den Knoten A, B und C zusammen. Der Knoten A ist mit den Knoten B und C, der Knoten B mit den Knoten A und C und der Knoten C mit den Knoten A und B verbunden, wobei jede Verbindung eine Zweiweg-Übertragungsleitung ist.

In Fig. 1 ist wie im allgemeinen auch im praktischen Fall jede Vermittlungszentrale weiterhin mit einer oder mehreren weiteren Vermittlungszentralen verbunden. So ist der Knoten C mit dem Knoten F und der Knoten B mit dem Knoten D und E verbunden. Die Erfindung soll zur Erläuterung an Hand einer solchen Dreieckanordnung von Vermittlungszentralen betrachtet werden.

In F i g. 2 sind die für die gegenseitige Synchronisation erforderlichen Bauteile dargestellt, die in jeder Vermittlungszentrale vorhanden sind. In diesem Fall kommen in der Vermittlungszentrale am Knoten A Übertragungsleitungen von den Vermittlungszentralen B und C an.

Erfindungsgemäß soll eine voll anpassungsfähige Zeitsteuerung geschaffen werden, die alle Vermittlungs- und Steueroperationen in den verschiedenen Zentralen überwacht. Die Vermittlungseinrichtung selbst und ihre Betriebsweise ist herkömmlicher Art und bildet nicht Teil der Erfindung. Folglich sind diese Einrichtungen in einem einzigen Block 20 zusammengefaßt worden, der mit Zeitmultiplex-Vermittlungsnetzwerk bezeichnet wird. In der Praxis umfaßt dieses Netzwerk alle sprachfrequenten Leitungen, die von den einzelnen, in der Nähe der Vermittlungszentrale gelegenen Stationen ankommen oder zu die-■ sen abgehen, sowie Verbindungsleitungen, die von allen Vermittlungszentralen, mit dem die betrachtete Zentrale verbunden ist, ankommen bzw. zu diesen abgehen.

Die Phasen-Zeitsteuerung hat bei dieser speziellen Ausführüngsform beispielsweise eine Nenn-Taktimpulsfrequenz von 1,544 MHz und eine Rahmenfrequenz von 8 kHz. Das entspricht dem Zeitdiagramm in Fig. 4, bei dem ein Rahmen in 24 Zeitlagen S₁, S₂ ... S₂₄ mit jeweils acht Bit B₁, B.₂.. .B_s sowie eine fünfundzwanzigste Zeitlage S_s mit einem einzigen Bit unterteilt ist. Das Bit-Intervall ist wiederum in vier Phasen C^₁... Φ₄ mit einer Dauer von jeweils 160nsec unterteilt. Es wird erwartet, daß jedes ankommende Nachrichten- und Zeitsignal-Bit die Phasen Φ, und Φ.₃ jedes Bit-Intervalls einnimmt. Bei diesem Äusführungsbeispiel besteht das Rahmen-Zeitmuster aus acht aufeinanderfolgenden Bit mit je dem Wert 1, die die erste Zeitlage S₁ einnehmen und denen eine 0 in der letzten Zeitlage S₅ vorausgeht. Die von jeder der anderen Vermittlungszentralen ankommenden Signale werden in einer Frequenz-Synchronisationsschaltung 30 und einer Phasen-Synchronisationsschaltung 40 verarbeitet, von denen jeweils eine für jede mit der Zentrale A verbundene Vermittlungszentrale vorgesehen ist. Zu den Ausrüstungen in der Zentrale A, die allen mit ihr verbundenen Vermittlungszentralen gemeinsam sind, zählen das Filter 51, der örtliche Oszillator 52, der Zähler 53 und der Phasenmodus-Wähler 54.

Die Operation der wechselseitigen Synchronisation entsprechend diesem Ausführungsbeispiel soll an Hand von Nachrichten- und Zeitsteuerungssignalen beschrieben werden, die von der Vermittlungszentrale B kommen. Diese Informationen werden in der Frequenz-Synchronisationsschaltung 30 durch eine feste Rahmenfrequenz-Verzögerungsanordnung 31 (Fig. 3) empfangen, die die gesamte Verzögerung

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von der Zentrale B grob so einstellt, daß sie ein ganz- Eine Phasenverschiebung um ein einziges Bit in der

zahliges Vielfaches-einer Rahmenlänge ist. Das Aus- ankommenden Impulsfolge wird durch Bauteile aus-

gangssignal der Verzögerungsanordnung 31 wird zum geglichen, zu denen der Zitter-Eliminator 41, der

Rahmendetektor 32 übertragen, der der Eingangs- Zitter-Speicher 42 und die Zitter-Steuerschaltung 43

signalfolge die Rahmen-Zeitsteuerungsmuster .ent- 5 zählen.. Die Kombination dieser Bauteile dient der

zieht. Der Bit-Extraktor 33 stellt jedes Bit in der an- Unterdrückung von. Lageverschiebungen, sogenann-

kommenden Signalfolge fest, die im Eingang der'Ver- ten Phasenzittern,. die innerhalb eines einzigen Bit-

zögerungsanordnung 31 - empfangen wird. Zeit- Intervalls in der ankommenden Impulsfolge auftreten.

Steuerungssignale werden dann vom Bit-Extraktor 33 Der Phasen-Synchronisator 40 weist eine Schal-

zum Rahmendetektor 32 übertragen, um die ankom- io tung auf, die den Bit-Schieber 44, den Bit-Schiebe-

mende Signalfolge zeitlich neu auszurichten. ' . speicher 45 und die Bit-Schiebesteuerung 46 enthält.

Das Ausgangssignal des Rahmendetektors 32 wird Diese Schaltung ergibt die richtige Bit-Phase durch an die Phasenvergleichseinrichtung 34 gegeben, in der .einen Vergleich der einzelnen Bit im ankommenden das festgestellte Rahmen-Zeitsteuerungsmuster mit Rahmen-Zeitsteuerungsmuster mit der innerhalb der dem örtlich erzeugten, vom örtlichen Oszillator 52 15 Vermittlungszentrale A erzeugten Rahmen-Zeitüber ■ den -Zähler 53 gelieferten Rahmen-Zeit- steuerung. Zu diesem Zweck stellt ein Rahmensteuerungsmuster verglichen wird. Das sich ergebende detektor 47 die Bit der ankommenden Rahmen-Zeit-Phasenfehlersignal von der Phasenvergleichseinrich- Steuerungsmuster fest und überträgt; sie zur .Bittung 34 wird beim Anlegen an das Filter 51 zu den Schiebesteuerung 46, um die im Bit-Schiebespeicher von den anderen Phasenvergleichseinrichtungen in der 20 45 gespeicherte. Information zu ändern. Wenn ein Vermittlungszentrale A -erzeugten Fehlersignalen Phasenzittern festgestellt.wird, das größer als eine addiert, und die Summe wird zur Einstellung der Fre- Bit-Breite ist, gibt der Zitter-Eliminator 41 außerdem quenz des örtlichen Oszillators 52 benutzt ein Signal zum Bit-Schiebespeicher 45,. um die ge-

Der Zähler53 nimmt Signale vom Oszillator52 wünschte. Kompensation zu ...erreichen. Das .Ausauf, der wiederum Signale liefert, die jeder Phase, 25 gangssignal des Bit-Schiebers.45, das jetzt genau in jeder Zeitlage und jedem Rahmen gemäß Fig. 4 Phase mit ..den .örtlich .erzeugten Zeitsteperungsentsprechen. Das Ausgangssignal des Zählers 53 wird Signalen ist, wird. zum. örtlichen. Zeitmultiplex-Verzur Phasenvergleichseinrichtung 34 und allen weiteren mittlungsnetzwerk 20 übertragen.
Phasenvergleichseinrichtungen in der- Vermittlungs- _ , _. ,
zentrale Λ zurückgeführt, um die Phasensperrschleife 30 -., . .. . Frequenzsynchromsation - F1 g. 5 ; zu schließen. Die Frequenz-Synchronisationsschaltung Die BitJFrequenz _ wird aus der ankommenden 30 stellt also die Frequenz des örtlichen Oszillators 52 Impulsfolge durch den Bit-Extraktor 33 abgeleitet, in Abhängigkeit von der Phase jedes von den Zen- der gemäß Fig. 5 einen einfachen abgestimmten tralen B und C empfangenen Rahmen-Zeitsteuerungs- Schwingkreis aufweist,. an ..den ein Stromverstärker musterseih. - ! 35 der in der USA.-Patentschrift 2 663 80.6 beschriebe-"Es besteht jedoch die Möglichkeit, daß Zentralen nen Art (DarlingtonrEmitterfolger) angeschaltet ist. in einem System mit gegenseitiger Synchronisation Das.. verstärkte Ausgangssignal wird invertiert und unter Verwendung der vorstehend beschriebenen Fre- dann .an., eine Regenerativ-Verbreiterungsschaltung quenz-Korrekturanordnung mit einer großen Phasen- mit dem QDER-Gatter .305, dem Verzögerungsinverdifferenz zum Synchronismus gebracht werden, trotz 40 ter 306 und dem Inverter 307 angelegt. Die Position der Tatsache, "daß die Eigenfrequenz jeder Vermitt- des neu geformten .Bit-Impulses..wird in der Verlungszentrale gleich und die Verzögerung zwischen zögerungseinstellschaltung 308 so eingestellt, daß er den Zentralen genau eingestellt ist. In dem in Fig. 2 die gesamte Phase Φ₂.in. jedem Bit-Intervall eindargestellten Fall mit einer geschlossenen Schleif e, die nimmt. . . . . . ... .'.:

die drei Vermittlungszentralen A, B und C enthält, 45 ..Das neu geformte, und, in seiner Lage neu eingekönnen die Zentralen mit einer Phasendifferenz von stellte Ausgangssignal des Bit-Extraktors 33 wird zu-120° in Synchronismus sein. Der Grund für das Vor- sammen mit den von.der Verzögerungsanordnung 31 handensein einer solchen Phasendifferenz wird in der empfangenen ankommenden Signalen an den Rahgenauen Beschreibung der Phasenahordnung näher mendetektor.32.gegeben. Das binäre 1-Eingangssignal erläutert -werden. Der -Phasenmodus-Wähler 54 ist 5° geht über das UND-Gatter 309 und das 0-Signal über vorgesehen, um das Auftreten einer solchen Phasen- das UND-Gatter 310. . : ' : -....-. . . ; : .
abweichung zu korrigieren. Er stellt das Vorhanden- Der Rahmendetektor 32 besteht aus einem, viersein dieser Phäsenabweichungen fest, indem er ein das -stufigen Parallelzähler, der immer dann zurückgestellt ankommende Rahmen-Zeitsteuerungsmuster darstel- wird, wenn ein 0-.Signal in ^der ankommenden.Impujslendes, vom- Rahmendetektor 32 empfangenes und 55 folge empfangen. wird. .Der Zähler kann .also nur mit Rahmen-Markierer bezeichnetes Signal mit dem dann, ein Ausgangssignal über das UND-Gatter 315 vom Zähler 53 empfangenen, örtlich erzeugten Rah- liefern, wenn,er den Zählwert Acht...(1000). erreicht men-Markierer vergleicht. Wenn der Wähler 54 eins hat, der angibt, daß.: acht ..aufeinanderfolgende große Phasendifferenz feststellt, wird die Phase der 1 -Werte empfangen.worden sind. Wie oben angege-Zentrale so eingestellt, daß sie mit der Phase des von 6° ben, bedeuten acht aufeinanderfolgende 1 -Werte Jn der Zentrale B ankommenden Signals übereinstimmt. der ankommenden Impulsfolge den Empfang des

Das System zur Synchronisation der Phase jedes Rahmen-Zeitsteuerungsmusters. Ein Ausgangsimpuls

ankommenden Signals enthält die im Block 40 in vom UND-Gatter 315 stellt also den Rahmenmar-

Fig. 3 dargestellten Elemente, die vom Ausgangs- kierer oder die Trennung zwischen aufeinanderfol-

signal der Verzögerungsanordnung 31 und des Zäh- .65 genden Rahmen. in der . ankommenden Impulsfolge

Iers53 so beaufschlagt werden, daß sie eine Signal- dar. .... ... ... :

impulsfolge mit richtiger Phasenlage zur Abgabe an Der festgestellte Rahmenmarkierer wird an die

das Zeitmultiplex-Vermittlungsnetzwerk 20 liefern. .Phasenvergleichseinrichtung 34 gegeben, .die _aus

einem einfachen Flipflop besteht, an dessen Steuerein- Gemäß F i g. 7 wird der Bit-Zähler 530 in der gang ein Impuls in der Zeitlage 14 (S₁₄), Bit-Posi- Phase Φ₂ und der Zeitlagenzähler 535 in der tion 1 (S₁) und Phase 4 (Φ₄) angelegt ist. Der Rah- Phase Φ₃ weitergeschaltet. Folglich wird das Bit-Zeitmenmarkierer vom UND-Gatter 315 wird normaler- Steuerungssignal in der Phase Φ₂ der vorhergehenden weise an die Rückstell-Seite des Flipflops in der 5 Bit-Position eingeleitet und in der Phase Φ₂ der Phasenvergleichseinrichtung 34 während S₁B^₂ jedes gerade definierten Bit-Position beendet. Beispiels-Rahmens angelegt. Folglich vergleicht die Vergleichs- weise beginnt der Impuls B₂ in Fig. 4 während Β_ΧΦ₂ einrichtung 34 den Rahmenmarkierer der ankom- und endet während Β₂Φ₂. Da der Zeitlagenzähler 535 menden Impulsfolge mit einem örtlich erzeugten durch die Phase Β_ΧΦ₃ weitergeschaltet wird, erscheint Rahmenmarkierer, der um 180° in der Phase von der io auf ähnliche Weise der Zeitlagenimpuls während ankommenden Impulsfolge abweicht. B₈ Φ₃ der vorhergehenden Zeitlage und verschwindet ,. .. _. _,. _ während B^„ der betrachteten Zeitlage. Beispiels-Zeitsteuerungsschleife — Fig. 7 bis 9 _{wdse ersCQe}f_{nt ein} Zeitlagenimpuls S₂ während

Jedes von der Phasenvergleichseinrichtung 34 er- ., S₁B^₃ und verschwindet während Ξ₂Β₈Φ₃. Folglich zeugte Signal, dessen Dauer nicht der Dauer eines 15 erscheint das vom Zähler 53 zur Phasenvergleichshalben Rahmens entspricht, stellt einen Phasenfehler einrichtung 34 (F i g. 5) zurückgeführte Phasensignal, dar, der entsprechend Fig. 8 mit den von allen das die Zeitlage S₁₄ darstellt, während S₁₃B₈Φ₃. anderen Phasenvergleichseinrichtungen in der Ver-

mittlungszentrale A erzeugten Fehlersignalen kombi- rnase 11 g. 0

niert wird, um die dynamischen Kennwerte des pha- 20 Die Vermittlungszentralen eines Systems, das ent-

sengesperrten Oszillators 52 einzustellen. Zweck- sprechend dem erfindungsgemäßen Ausführungsbei-

mäßig können die Fehlersignale in Abhängigkeit von spiel synchronisiert ist, können in den Synchronismus

den entsprechenden Signalquellen bewertet werden, gebracht werden, wobei aber große Phasendifferenzen

um einen Ausgleich für die Abstände zwischen den zwischen den verschiedenen Zentralen verbleiben, ob-

Zentralen und so weiter zu schaffen. 25 wohl die Eigenfrequenz jeder Zentrale identisch und

Das Filter 51, das gemäß F i g. 8 aufgebaut sein die Verzögerung zwischen den Zentralen genau einkann, stellt das Einschwingverhalten des gegenseitig gestellt ist. So kann ein geschlossenes Netzwerk mit synchronisierten Systems fest. Es enthält ein einfaches drei Zentralen, beispielsweise in Zentralen^, B i?C-Filter mit Phasennacheilung, das so ausgebildet ... und C in F i g. 1 im Synchronismus sein, während ist, daß es das Anlegen zu großer Wechselstrom- 30 jedoch eine Phasendifferenz von 120° zwischen je komponenten an den an seinen Ausgang angeschalte- zwei Zentralen besteht, ten, spannungsgesteuerten Oszillator 52 verhindert. Zur Verhütung eines solchen Umstandes ist in

Der spannungsgesteuerte Oszillator 52 gemäß zwei der drei Zentralen ein Phasenmodus-Wähler vor-

Fig. 8 ist ein Sinus-Generator mit einer Nennfre- , gesehen. Die Phase einer ersten Zentrale wird als im

quenz von 6,176MHz. In diesem Ausführungsbeispiel 35 richtigen Modus befindlich angesehen, und die Pha-

wird ein Colpitt-Oszillator benutzt, um die Bit-Fre- senmodus-Wähler in den anderen beiden Zentralen

quenz des Systems von 1,544MHz zu erzeugen. Das stellen sicher, daß diese Zentralen die gleiche Phase

Ausgangssignal des Oszillators wird an das Flipflop wie die erste Zentrale haben. Der Phasenmodus-

520 angelegt, das einen zweistufigen, aus den Flip- Wähler besteht daher aus einer Schaltung, die den flops 521 und 522 bestehenden Zähler steuert. Das 40 Phasenmodus der jeweiligen Zentrale mit dem der Ausgangssignal des Zählers liegt an vier UND-Gat- ersten Zentrale vergleicht.

tern, die der Erzeugung von Zeitsteuerungsimpulsen Gemäß F i g. 6 wird das Ausgangssignal des Rahin den Phasen Φ_1; Φ₂, Φ₄ und Φ₄ dienen. Das Flipflop mendetektors 32, der den Phasenmodus der ersten

521 gleicht Verzögerungen im Flipflop 522 aus. Die . Zentrale angibt, an das Flipflop 540 angelegt. Dieses Phasen-Impulse werden verstärkt und an verschie- 45 Signal S₂ wird normalerweise zur Zeit S₁B₈Φ₂ empdene Bauteile in der Anlage gegeben.. fangen. Das Flipflop 541 empfängt das Zeitsteue-:

Der Bit- und Zeitlagenzähler 53 gemäß F i g. 7 rungssignal S₂ vom Zähler 53 der eigenen Zentrale und 9 enthält einen dreistufigen Bit-Zähler 530 und zur Zeit S₁B₈Φ₂. Wenn das System im Synchronismus einen fünf stufigen Zeitlagenzähler 535. Der Bit- , ist und jede Zentrale den richtigen Phasenmodus hat, Zähler 530 ist ein Parallelzähler, der durch vom 50 sind die Flipflops 540 und 541 gleichzeitig eingestellt, Oszillator 52 empfangene Φ^ΡΙ^ββηηηρυΐΒε betrie- und das Exklusiv-ODER-Gatter 542 erzeugt kein ben wird. Das Ausgangssignal jeder Stufe des Bit- Ausgangssignal während des Intervalls, das der Ah-Zählers wird in einer Vielzahl von UND-Gattern kunft eines Rahmenmarkierers S_u vorangeht. Wenn dekodiert, um jede der acht Bit-PositionenB₁...B₈ ,· jedoch die örtliche Zentrale nicht in Phase ist, erzu liefern. . 55 zeugt das Exklusiv-ODER-Gatter 542 ein Ausgangs-

Der Zeitlagenzähler 535 ist ein fünf stufiger Parallel- signal, das das UND-Gatter 543 während der nachzähler, der durch Impulse während B₁(P₃ weiterge- folgenden Intervalle B^₁ erregt, schaltet wird. Die Ausgangssignale jeder Stufe wer- Die aufeinanderfolgenden Ausgangssignale des

den wiederum in UND-Gattern dekodiert, um Zeit- , UND-Gatters 543 werden in einem dreistufigen Zählagen-Kodierungen mit fünfziffrigen Binär-Kodierun- 6° ler 544 gezählt. Bei diesem Ausführungsbeispiel wird gen für jede ZeitlageS₁ ...S₂₄, S_s zu liefern. Wäh- eine Phasendifferenz von mehr als ^XURahmen zwirend S₁B₁ wird der weiterschaltende Bit-Zählimpuls sehen den Zentralen als Anzeige eines Außerphasegesperrt . und der Bit-Zähler 530 in den Zustand B₁ Modus betrachtet. Wenn also der binäre Zählwert zurückgestellt. Auch im Zeitlagenzähler 535 ist die sechs (¹A der vierundzwanzig Zeitlagen) erreicht, Gatteranordnung so getroffen, daß alle Stufen zu die- 65 wird das UND-Gatter 545 erregt und zeigt das Vorsem ^; Zeitpunkt auf den Zustand S₁ zurückgestellt handensein eines Außerphase-Modus an. Das Auswerden, so daß die Rahmenperiode erneut eingeleitet gangssignal des UND-Gatters 545 betätigt das UND-wird. Gatter 546 zur Einstellung des Flipflops 547 im nach-

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sten Intervall Β₂Φ_ν Bei eingestelltem Flipflop 547 und Verzögerungsinverter verbunden, die jeweils eine wird das UND-Gatter 543 abgeschaltet und der Verzögerung von 150 nsec besitzen.
Zählwert des Zählers 544 festgehalten. Während Die Ausgangs-UND-Gatter des Schieberegisters

S₁₃B^₁ gibt das Ausgangssignal des UND-Gatters 440 werden durch den Bit-Schiebespeicher 45 545 das vermutete Auftreten des Außerphase-Modus 5 (Fig. 13) entsprechend der festgestellten Phasendurch Einstellung des Flipflops 548 über das UND- nacheilung oder -voreilung des ankommenden Rah-Gatter 567 an. men-Zeitsteuerungsmusters gesteuert. Der Bit-Schie-

Der Zähler 544 und das Flipflop 547 werden durch bespeicher 45, der einen reversiblen Zähler 450 und den Rahmenmarkierer S₁₄ zurückgestellt, so daß das dekodierende UND-Gatter enthält, empfängt seine UND-Gatter 543 feststellen kann, ob der gleiche Zu- io Steuersignale von der Bit-Schiebesteuerung 46 stand im folgenden Rahmen vorhanden ist. Während (Fig. 15 und 16), dem Zitter-Eliminator 41 (Fig. 10 S₁₃B^₁ des folgenden Rahmens betätigen das Aus- und 12) und der Zitter-Steuerung 43 (F i g. 14). Das gangssignal des UND-Gatters 545 und des Flipflops am ODER-Gatter 451 (Fig. 13) empfangene Vor- 548 das UND-Gatter 549, um das Flipflop 550 ein- wärts-Signal betätigt die UND-Gatter 452 und 453, zustellen, wenn wirklich der gleiche Außerphase-· 15 und der Zähler 450 speichert die über das ODER-Modus in diesem Rahmen auftritt. Auf diese Weise ^; Gatter 454 empfangenen Impulse in aufsteigender wird der vermutete, im vorhergehenden Rahmen fest- Reihenfolge. Ein am ODER-Gatter 454 empfangenes gestellte Außerphase-Modus bestätigt. ^: Rückwärts-Signal betätigt die UND-Gatter 456 und

Das eingestellte Flipflop 550 stellt zusammen mit 457, und der Zähler 450 speichert die Zahl der über dem Ausgangssignal des Rahmendetektors 32 auf der ao das ODER-Gatter 454 empfangenen Impulse in ab-Leitung 350 das Flipflop 552 über das UND-Gatter ' steigender Reihenfolge. Wenn der Zähler 450 durch 551 ein. Dies sollte während S₂ geschehen, wenn die Phasensignale Φ₄ und das Bit-Schieberegister 440 örtliche Zentrale wieder in den Inphase-Modus zu- durch Phasensignale Φ₂ oder Φ₄ weitergeschaltet werrückgebracht werden soll. Zu diesem Zweck sollte den, wird der auf der Leitung 445 erscheinende Ausder nächste Phasenimpuls Φ₂, der über das UND- 25 gangsimpuls vom Bit-Schieber 44 in der Phase Φ_ζ erGatter 553 laufen kann, in der örtlichen Zentrale ^; zeugt.

währendS₂B^₂ auftreten. ; ' ' Die Fig. 15 und 16 zeigen die Schaltung der Bit-

: Der Zähler 53 (Fig. 7) wird so gesteuert^daß diese Schiebesteuerung 46 und des Rahmendetektors 47. Bedingung auftritt,, indem das normale Rückstell- Das Ausgangssignal des Bit-Schiebers 44 wird im Ausgangssignal des Flipflops 522 im Verzögerungs- 30 Rahmendetektor 47 über die Leitung 445 in der inverter 554 verzögert und invertiert wird, und indem ' ^: Phase Φ₃ empfangen. Der Detektor 47 enthält einen dieses verzögerte Ausgangssignal den Bit-Zähler 530 ■ vierstufigen Zähler 470, der immer dann zurückgeüber das UND-Gatter 553 und das ODER-Gatter stellt wird, wenn eine 0 in der ankommenden Signal-

555 in den B₁ entsprechenden Zustand (001) zurück^ impulsfolge auftritt. Während des normalen Betriebs stellt. Die normalen Bit-Zähler-Schaltimpulse werden 35 wird also das UND-Gatter 471 am Ausgang des Zähan den UND-Gattern 557 und 558 durch das Aus-* '^: lers 470 beim Empfang von acht aufeinanderfolgengangssignal des Flipflops 552 gesperrt. Das Ausgangs- den 1-Werten betätigt, die das Rahmenmuster in der signal des UND-Gatters 553 stellt außerdem das Flip- ankommenden Impulsfolge darstellen, und der Zeitflop 560 ein, und der folgende Phasenimpuls Φ_ζ be- punkt, zu dem ein Ausgangssignal durch das UND-tätigt das UND-Gatter 561 zur Rückstellung des 40 Gatter 471 geliefert wird, ist mit S₁B₈ Φ₃ bezeichnet. Zeitlagenzählers 535 in den 5₂-Zustand (00001). ■ -^;; Dieses Ausgangssignal dient zur Rückstellung des

Unmittelbar nach der Rückstellung des Bit-Zäh- Flipflops 472, das während S₅ Φ₄ erneut eingestellt

lers 530 und des Zeitlagenzählers 535 zur Angabe des wird.

Zustandes S₂B₁ werden die Flipflops 550, 552 und ' Im Normalfall, wenn der Bit-Schieber 44 in Phase

556 über geeignete Verzögerungsschaltungen zurück- 45 mit dem örtlich erzeugten Taktimpuls ist, wird das gestellt, und der Phasenmodus-Wähler beendet seine ^: Flipflop 472 für ein Intervall mit acht Bit eingestellt, Operation. ' das mit 5₅Φ₄ beginnt und mit 5₁5₈Φ₄ endet. Die tat-

-,. , . „. _. _{Λ n} , . "_Λ , sächliche Dauer des Ausgangssignals vom Flipflop

. Phasensynchromsation-Fig-lObislo ■·, _{472 wkd dmch} Anlegen von . Impulsen Φ₂ an das

Die Phasensynchronisationsschaltung 40 jeder Zen^d 50 UND-Gatter 473 und durch Zählen der Ausgangstrale weist, wie in F i g. 3 angegeben, ein Zitter-Aus-^: ' signale des UND-Gatters 473 im Zähler .460 schaltsystem mit dem Zitter-Eliminator 41, dem Zit- (F i g. 15) der Bit-Schiebesteuerung 46 gemessen.
ter-Speicher 42 und der Zitter-Steuerung 43 auf, so- Der Zweck der Bit-Schiebesteuerung 46 besteht wie ein Bit-Phasensynchronisationssystem mit dem darin, Impulse zu erzeugen, um den Zustand des Bit-Schieber 44, dem Bit-Schiebespeicher 45 und der 55 Bit-Schiebers 45 zu ändern, wenn der falsche Zähl-Bit-Schiebesteuerung 46. Der genaue Aufbau des BhV ^: wert vom Rahmendetektor 47 empfangen wird, und Phasensynchronisationssystems, das in den Fig. 11,- damit die Phase der Rahmenimpulse zu korrigieren. 13, 15 und 16 dargestellt ist, soll zunächst betrachtet Wenn also acht Impulse im Zähler 460 gezählt werwerden. . . . , den, erregt das Ausgangssignal über das UND-Gatter

Die ankommende Impulsfolge wird normalerweise 60 461 das UND-Gatter 462 und stellt das Flipflop 463 im Bit-Schieber 44 in der Phase Φ₄ vom Zitter-Elimi- ' während 5₃Β₂Φ₁ zurück. Dies wird als Normalzustand nator 41 empfangen. Der Bit-Schieber führt eine Ver- angesehen. Wenn der Zählwert von 8 abweicht, wird zögerung ein, deren Dauer so gewählt ist, daß sie das UND-Gatter 462 nicht erregt und das Flipflop dem zweifachen Wert der erwarteten Phasenvariation 463 während S₃-B₂^i eingestellt. Wenn dieser Fehlerzwischen den Vermittlungszentralen entspricht. Da 65 zustand für zwei aufeinanderfolgende Rahmen anbei diesem Ausführungsbeispiel ein Schieberegister dauert, wird das Flipflop 465 durch das Ausgangsmit acht Bit gewählt worden ist, sind die benachbar- signal des UND-Gatters 464 eingestellt und der Fehten Stufen des Schieberegisters 440 über UND-Gatter lerzustand bestätigt.

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Wenn die Ziffer mit dem höchsten Stellenwert im Der Inhalt der Verzögerungsleitung 410 wird in Zähler 460 der Bit-Schiebesteuerung 46 eine 1 ist, der Phase Φ₂ über eine Anzahl von UND-Gattern womit ein Zählwert größer als acht oder eine zu 411-1 bis 411-7 wiedergewonnen. Wenn der Impuls große Verzögerung der ankommenden Impulsfolge die richtige Lage einnimmt, wird das Ausgangssignal angezeigt wird, so wird die im Bit-Schiebespeicher 45 5 der Verzögerungsleitung 410 von zwei an in der Mitte registrierte Zahl um die Differenz zwischen acht und liegenden Anzapfungen angeschalteten Gattern 411-2 der im Zähler 460 registrierten Zahl vermindert. Zu bis 411-6 empfangen. Der Zitter-Speicher 42 zeichnet diesem Zweck wird das Flipflop 466 in der Phase Φ₂ diese Ausgangsposition auf und vergleicht sie mit jedurch die Einstell-Ausgangssignale des Flipflops 465 dem nachfolgenden Ausgangssignal der Verzöge- und der Stufe des Zählers 460 mit dem höchsten Stel- io rungsleitung. Eine Phasennacheilung oder -voreilung lenwert eingestellt, und der Zähler 460 wird zur bewirkt, daß ein Impuls in der Verzögerungsleitung Rückwärtszählung vorbereitet. Der Zähler 460 emp- früher oder später als erwartet erscheint. Ein Verfängt jetzt Phasenimpulse Φ₄ über das UND-Gatter gleich der Ausgangsposition mit der im Zitter-Spei- 468 und das ODER-Gatter 469. Der Zählvorgang eher 42 gespeicherten Position stellt diese Abweidauert an, bis der Zustande (0001) erreicht ist. Die- 15 chung fest, und das Ausgangssignal wird dann von ser Zustand wird durch die UND-Gatter 461 und 462 demjenigen Ausgangsgatter des Paares von Ausgangsfestgestellt, die das Flipflop 463 zurückstellen. Die gattern empfangen, das diesen Fehler ausgleicht,
gleichen.. $₄-Impulse werden zum Zähler 450 im Bit- Da eine Phasennacheilung oder -voreilung von Schiebespeicher 45 übertragen, um dessen Zustand einem Anzapfungspaar, das eine der Endanzapfungen entsprechend zu ändern. 20 enthält, möglicherweise nicht festgestellt wird, zeich-

Wenn die Ziffer mit dem höchsten Stellenwert im net der Zitter-Speicher 42 die Endanzapfungen nicht

Zähler 460 der Steuerung 46 eine 0 ist, so muß die als geeignete Ausgangslage auf. Stattdessen ist die

im Bit-Schiebespeicher 45 enthaltene Zahl um die Anordnung so getroffen, daß ein an einer Endanzap-

Differenz zwischen acht und der im Zähler 460 ent- fung festgestellter Impuls zu einer Ablesung von

haltenen Zahl.vergrößert werden. In diesem Fall wird 25 einer anderen Position der Verzögerungsleitung führt,

das Flipflop 467 eingestellt, so daß die Zähler 450 Wenn beispielsweise ein ankommender Signalimpuls

und. 460 als Vorwärts-Zähler arbeiten können. Es an den Gattern 411-1 und 411-2 festgestellt wird, ist

werden dann die $₄-Impulse über das UND-Gatter die Anordnung so getroffen, daß der Impuls über die

468 zu den Zählern 450 und 460 übertragen, bis der Gatter 411-5 und 411-6 wiedergewonnen wird. In

Zustand acht erreicht ist. . . 30 ähnlicher Weise erfolgt, wenn der Impuls früh an-

. Die FJipflops 465, 466 und 467 werden durch das kommt und am Gatter 411-7 festgestellt wird, die

Ausgangssignal des UND-Gatters 461 zurückgestellt, ' Wiedergewinnung an den Gattern 411-2 und 411-3.

wenn der Zählwert acht im Zähler 460 erreicht ist, Da aufeinanderfolgende Impulse zwei Phasen oder

und das Flipflop 463 wird zurückgestellt, wenn im zwei Anzapfungsgatter voneinander entfernt sind,

nächsten. Rahmen bestätigt wird, daß die Phasen- 35 können alle erforderlichen Übertragungsoperationen

synchronisation wieder erreicht ist. Der Zähler 460 zur Beseitigung des Zitterns mit einer Verzögerungs-

wird während 5₂₃Β₁Φ₁ zurückgestellt, und das nor- leitung durchgeführt werden, die sieben Anzapfun-

male Phasensynchronisationsverfahren gilt wieder für gen besitzt,

den nächsten Rahmen. . . ...... Es sollen jetzt die Operationen betrachtet werden,

' Zitter-Ausschaltung —Fig. 10, 12,14 *° ^die zur Realisierung dieser Zitter-Einstellung bei der

....... .. . angezapften Verzögerungsleitung erforderlich sind.

Die. im vorhergehenden Abschnitt beschriebene Wenn der ankommende Impuls die richtige Lage Anordnung zur Bit-Phasensynchronisation gleicht einnimmt, wird ein Ausgangssignal von einem der in Phasendifferenzen aus, die die Länge eines Bit über- der Mitte gelegenen Anzapfungspaare gewonnen, wosteigen. Wenn die Phasendifferenz jedoch kleiner ist 45 bei eines der mittleren Gatterpaare 411-2 und 411-3, als ein Bit und dann »Zittern« genannt wird, sind zu- 411-3 und 411-4, 411-4 und 411-5 oder 411-5 und sätzliche Schaltungen erforderlich, um das Zittern 411-6 erregt wird. Diese Ausgangssignale werden auszuschalten, bevor die ankommenden Signale.an Modus I, II, III und IV genannt und im Zitter-Speidie !Bit-Phasensynchronisationsanordnung gegeben eher 42 gespeichert. Der im Zitter-Speicher 42 aufgewerden. Die Schaltung 41 zur Ausschaltung des Zit- 50 zeichnete Operationsmodus wird dem Zitter-Elimiterns enthält bei diesem Ausführungsbeispiel eine nator über die UND-Gatter 421-1 bis 421-4 angeelektromagnetisch angezapfte Verzögerungsleitung geben.

410 (F i g. 10), die durch den Zitter-Speicher 42 Jedes benachbarte Paar von in der Mitte gelege-

(Fig. 12) über eine Anzahl von logischen Gattern nen Ausgängen der Verzögerungsleitung 410 wird in gesteuert wird. Schließlich informiert die Zitter-Steue- 55 der Phase Φ₂ über eines der ODER-Gatter 412-1 bis

rung 43(Fi g. 14) die Bit-Phasensynchronisations- 412-4 übertragen und in dem entsprechenden Mo-

schaltung immer dann, wenn das Zittern den durch dus über die UND-Gatter 413-1 bis 413-4 ausgelesen,

die Schaltung für das. Ausschalten des Zitterns überr um das Flipflop 415 über das ODER-Gatter 414 ein-

strichenen Bereich übersteigt. zustellen. Dies tritt wegen der in den logischen Schal-

. Wie oben angegeben, wird die ankommende Si- 60 tungen bewirkten Verzögerungen etwa während der gnälimpulsfolge zurück in eine 0-Wellenform über- Phase Φ₃ ein. Das Ausgangssignal des Flipflops 415 tragen, die die Phasen Φ₂ und Φ₃ einnimmt. Jeder betätigt eines der UND-Gatter 416 in der Phase Φ₄, Impuls wird in der angezapften Verzögerungsleitung und der Bit-Schieber 44 empfängt das Eingangssignal 410 empfangen, die so ausgebildet ist, daß sie sechs in dem entsprechenden Modus,
jeweils einer Phasenbreite entsprechende Intervalle 65 Um die im Zitter-Speicher 42, der aus einem remit 160 nsec bereitstellt. Ein durch die Verzögerungs- versiblen Zähler ähnlich dem Bit-Schiebespeicher 45 leitung laufender Impuls wird also jeweils zwei be- besteht, gespeicherte Information zu ändern, werden nachbarte Anzapfungen beaufschlagen. Signale vom Zitter-Eliminator 41 zur Weiterschal-

13 14

tung des Zählers in der richtigen Richtung geliefert, kommt, werden entsprechende Modus-Übergänge

die durch die Phasenvoreilung oder -nacheilung be- durchgeführt.

stimmt wird, welche durch das im ankommenden Si- In den Fällen, in denen das Eingangssignal an den gnal festgestellte Zittern angegeben wird. Es sei bei- äußeren Anzapfungen der Verzögerungsleitung 410 spielsweise angenommen, daß der Zitter-Eliminator 5 festgestellt wird, wird ein anderes Verfahren benutzt. 41 im Modus II arbeitet, so daß das Aüsgangssignal Wenn beispielsweise ein Impuls am Anzapfgatter des Zitter-Speichers 42 auf der Leitung 422 vom 411-1 festgestellt wird und der Zitter-Eliminator im UND-Gatter 421-2 erscheint. Ein normales Eingangs- Modus I arbeitet, wird das Flipflop 419 in der Phase signal wird den UND-Gattern 411-3 und 411-4 wäh- Φ₂ über das ODER-Gatter 420 eingestellt. Das nachrend der Phase 2 entnommen. Diese Ausgangssignale ίο folgende !-Eingangssignal, das am Anzapfgatter betätigen wiederum das UND-Gatter 413-2 über das 411-1 festgestellt wird, stellt dann das Flipflop 426 ODER-Gatter 412-2 in Verbindung mit dem Modus- über die UND-Gatter 427 und 425 ein. Das Signal II-Eingangssignal auf der Leitung 422, und der Bit- des Einstellausganges des Flipflops 426 wird am Schieber 44 wird entsprechend in Kenntnis gesetzt. UND-Gatter 432 sowie am Flipflop 430 und am Im Modus II werden die Ausgangssignale der An- 15 UND-Gatter 431 des Zitter-Speichers 42 empfangen, zapfgatter 411-2 und 411-5 auf entgegengesetzten und diese Eingangssignale ändern den Zustand des Seiten der normalen Ausgangsgatter für den Mo- Zitter-Speichers 42 vom Modus I auf den Modus IV. dus II an den UND-Gattern 417 bzw. 418 beobach- Bis zu diesem Punkt entspricht die Operation der tet. Wenn beispielsweise das UND-Gatter 417 betä- oben beschriebenen Zitter-Korrektur. Man beachte tigt wird, gibt es an, daß ein Zittern eine Verzöge- 20 jedoch, daß bei Anwendung des normalen Verfahrens rung beim Empfang des Eingangssignals bewirkt hat, in diesem Fall der Bit-Schieber 44 das vom Anzapfso daß die Gatter 411-2 und 411-3 an Stelle der gatter 411-1 der Verzögerungsleitung 410 gewonnene Gatter 411-3 und 411-4 erregt werden. Der Aus- Bit speichern würde, wonach der Modus von I auf gangsimpuls kommt weiterhin im Bit-Schieber 44 zur IV geändert wird. Das gleiche Bit, jetzt aber um vier richtigen Zeit an, solange das Ausgangsgatter 411-3 25 Positionen in der Verzögerungsleitung 410 fortgebetätigt ist. schritten, wird erneut im nächsten Bit-Intervall, und Die Anordnung ist so getroffen, daß bei einem zwar vom Anzapfgatter 411-5 oder 411-6, wiedergezweimaligen aufeinanderfolgenden Auftreten dieser Wonnen und im Bit-Schieber 44 in der nächsten Bit-Verzögerung der Operationsmodus von II auf I ge- Position aufgezeichnet. Es muß also eine spezielle ändert wird.' Das Ausgangssignal des UND-Gatters 30 Operation durchgeführt werden, um die doppelte 417 stellt das Flipflpp 419 über das ODER-Gatter .Wiedergewinnung des gleichen Bit vom Bit-Schieber 420 ein. Das nachfolgende Eingangssignal, das das 44 zu verhindern. Im vorliegenden Fall ist die Sehalgleiche Zittern aufweist, betätigt wiederum das UND- tung so ausgelegt, daß die erste Aufzeichnung von Gatter 417, das diesesmal das Flipflop 426 über das einer vorbestimmten Position gewonnen wird und ODER-Gatter 420 und das UND-Gatter 425 in Ver- 35 dann, wenn die zweite Aufzeichnung die vorbestimmte bindung mit dem Ausgangssignal des UND-Gatters Position erreicht, das Ausgangssignal der vorher-427 einstellt. Das Flipflop 426 erregt wiederum das gehenden Position entnommen wird. Wenn beispiels-UND-Gatter 428 während der Phase Φ₄, um ein Si- weise das Bit-Schieber-Ausgangssignal der dritten gnal über das ODER-Gatter 429 zum Flipflop 430 Stufe entnommen wird und die beiden Aufzeichnun- und zum UND-Gatter 431 im Speicher 42 zu liefern. 40 gen des gleichen Bit aufeinanderfolgende Stufen be-Gleichzeitig wird das Signal vom Einstellausgang des legen, so wird das erste aufgezeichnete Bit aus der Flipflops 426 zum UND-Gatter 432 im Zitter-Spei- dritten Position gewonnen, während der Zitter-EHmicher 42 geliefern. Diese beiden im Zitter-Speicher 42 nator41 im Modus I arbeitet. Zwei Bit-Intervalle ankommenden Signale veranlassen, daß der Speicher, nach dem Übergang auf den Modus IV, wenn die der vorher den Modus II aufgezeichnet hatte, nun- 45 zweite Aufzeichnung in der dritten Position erscheint, mehr den Modus I angibt. . . wird das Ausgangssignal der zweiten Position entWenn der nächste ankommende Impuls, der der nommen, wodurch die zweite Aufzeichnung des glei-Anzeige eines Zitterns folgt, den Wert 1 hat und frei chen Bit übersprungen wird. Als eine Verallgemeinevon Zittern ist, liefert das ODER-Gatter 420 kein rung des Vorstehenden kann man sagen, daß, wenn Aüsgangssignal, so daß das Flipflop 401 nicht einge- 50 das Ausgangssignal der Stufe k des Bitschiebers 44 stellt wird. Das führt dazu, daß das UND-Gatter 402 entnommen wird, das Ausgangssignal k-1 nach der erregt wird und das Flipflop 419 in der folgenden Modus-Änderung der Stufe k-1 entnommen wird. : Phase Φ₄ zurückstellt. Es wird also der Modus I bei- Die Zitter-Steuerung 43 führt diese Ausgleichsfunkbehalten. Wenn der nächste ankommende Impuls je- tion durch, und das Flipflop 404 im Zitter-Eliminadoch eine Null wäre, könnte das Auftreten von Zit- 55 tor 41 steuert die Operation. Die üblichen Signale zur tern nicht festgestellt werden. In diesem Fall darf die Änderung des Speichers werden vom Flipflop 426 vorstehend angegebene Operation nicht stattfinden. zum Zitter-Speicher 42 übertragen. In diesem FaU Zu diesem Zweck wird das Flipflop 401 beim Emp- wird jedoch das Flipflop 404 zur gleichen Zeit eingefäng des nächsten Impulses der Phase^₁ zurückge- .. stellt wie das Flipflop 426. Das Signal vom Emstetistellt und kann während des Empfangs des O-Ein- 66 ausgang des Flipflops 404 wird zum Bit-Schiebespeigangssignals nicht eingestellt werden. Folglich wird eher 45 (Fig. 13) und zur Zitter-Steuerung 43 das UND-Gatter 402 nicht betätigt, solange ein (F i g. 14) übertragen. In der Zitter-Steuerung 43 be-O-Eingangssignal vorhanden ist. tätigt dieses Signal das UND-Gatter 433 während der Wenn der Zitter-Eliminator im Modus I, II und III Phase Φ₄, um das Flipflop 434 einzustellen.. Während arbeitet und ein Zittern bewirkt, daß das Eingangs- 65 der nächsten Phase Φ_± werden die UND-Gatter 435-1 signal vorzeitig ankommt, oder wenn der Zitter-Eli- bis 435-6 betätigt, und der Inhalt des Bit-Schiebeminator im Modus II, III und IV arbeitet, und ein Speichers 45 wird zum Zähler 437 der Zitter-Steue^ Zittern bewirkt, daß das Eingangssignal zu spät an- rung 43 übertragen. Das Flipflop 434 wird zurückge-

stellt, und das Flipflop 442 wird nach dieser Speicheroperation eingestellt. Dadurch wiederum wird das UND-Gatter 433 abgeschaltet, so daß eine weitere Signalübertragung vom Bit-Schiebespeicher 42 gesperrt ist.

Der Zähler 437 ist ein Rückwärtszähler, der Impulse der Phase Φ_χ über das UND-Gatter 436 empfängt, das durch das zurückgestellte Flipflop 434 betätigt wird. Wenn der Zähler 437 den Zählwert 001 erreicht, wird das Gatter 438 erregt, und sein Ausgangssignal stellt das Flipflop 439 während der Phase Φ₂ ein. Das folgende Signal während der Phase Φ₄ erregt zusammen mit dem Signal des Einstellausganges des Flipflops 439 das UND-Gatter 443, um ein Signal zum Bit-Schiebespeicher 45 zu geben. Dieses Zählsignal ändert den Inhalt des Bit-Schiebespeichers 45 in Verbindung mit dem Rückwärtssignal am Einstellausgang des Flipflops 404 im Zitter-Eliminator 41. Der Zählimpuls wird in der Schaltung 444 verzögert und dann zur Rückstellung des Flipflops 404 im Zitter-Eliminator 41 benutzt.

Eine weitere Abweichung gilt für den Fall, daß ein Ausgangssignal am Anzapfgatter 411-7 an einem Ende der Verzögerungsleitung 410 erscheint, wäh-

rend der Zitter-Eliminator 41 im Modus IV arbeitet. Unter diesen Bedingungen wird auf die oben beschriebene Weise vom Modus IV auf den Modus I übergegangen. In diesem Fall würde jedoch bei dem Übergang ein Signal-Bit verloren gehen, wenn nicht besondere Vorsorge getroffen wäre. Dazu wird der von der Verzögerungsleitung 410 wiedergewonnene Signalimpuls an den Bit-Schieber 44 während der Phase Φ., angelegt, statt wie im Normalfall während

ίο dar Phase Φ₄. Das Ausgangssignal des Gatters 411-7 bewirkt dann die Einstellung des Flipflops 446 (F i g. 12), das zusätzlich zur Benachrichtigung des Bit-Schiebespeichers 45 eine spezielle Wiedergewinnung aus den Positionen 4 und 5 der Verzögerungsleitung 410 über das ODER-Gatter 447 und das UND-Gatter 448 durchführt. Das Ausgangssignal des UND-Gatters 448 stellt das Flipflop 449 ein, dessen Zustand das Eingangssignal definiert, welches in diesem Fall an den Eingang des Bit-Schiebers 44 während der Phase Φ₂ statt der normalen Phase Φ_ί angelegt wird.

Zur Einleitung der Operation des Systems ist der Startschalter 405 (F i g. 12) vorgesehen, der den Zitter-Speicher 42 in den Modus II einstellt.

Hierzu 5 Blatt Zeichnungen

Claims (4)

1 2 weise in Nachrichtenübertragungsanlagen mit VerPatentansprüche: mittlungsstellen erforderlich ist, die im Zeitmultiplexverfahren miteinander verbunden sind.

1. Anordnung zur Synchronisierung einer Viel- Die Zeitsteuerungsprobleme in einem solchen zahl von untereinander verbundenen Steuerzen- 5 System lassen sich dadurch lösen, daß eine bestimmte tralen in einem Nachrichtenübertragungssystem Zentrale als übergeordnete oder Haupttaktquelle für mit Einrichtungen in jeder Zentrale zur Herstel- die zeitliche Steuerung der Operationen im ganzen lung und Aufrechterhaltung des Synchronismus System ausgebildet wird. Abhängige Taktgeber in zwischen allen Zentralen, wobei diese Einrichtun- allen anderen Zentralen, die die Zeitsteuerung nur gen Zählschaltungen enthalten, die eine Folge von io jeweils in der eigenen Zentrale bestimmen, weisen Zeitlagen in sich wiederholenden Rahmeninter- zwangläufig die gleiche Zeitsteuerungsfrequenz wie vallen definieren, ferner Einrichtungen zur Über- die von der Hauptzentrale ausgehende Frequenz auf. tragung eines Rahmensignals zu jeder anderen Diese Über- und Unterordnung bei der Zeitsteuerung Zentrale in einer für die Synchronisation in weist mehrere Nachteile auf, die sich in erster Linie jedem Rahmen reservierten Zeitlage, eine Schal- 15 aus den schwankenden Ubertragungseigenschaften tungsanordnung zur Synchronisation der System- zwischen der Hauptsteuerzentrale und jeder der frequenz und Schaltungen zur Anzeige des von untergeordneten Steuerzentralen ergeben. Weiterhin jeder anderen Zentrale empfangenen Rahmen- ist es bei einer Nachrichtenübertragungsanlage, bei signals, dadurch gekennzeichnet, daß der keine langen Betriebsausfälle auftreten dürfen, die Synchronisationseinrichtungen eine Schaltung 20 von wesentlicher Bedeutung, daß ein in der Haupt-(54), die die Phase des Ausgangssignals einer der zeitsteuerung oder in einer oder mehreren Übertra-Rahmensignal-Anzeigeschaltungen (32) mit der gungsleitungen zwischen der Hauptzentrale und den Phase der Zählschaltungen (53) vergleicht, und untergeordneten Zentralen auftretender Gerätefehler Einrichtungen (530, 535) aufweist, die das durch schwerwiegende Folgen haben kann. Einrichtungen, die Phasenvergleichsschaltung erzeugte Fehler- 25 die gegen solche Fehler schützen oder sie auch besignal zur Einstellung der Phase der Zählschal- seitigen, sind außerordentlich kompliziert und fallen tungen benutzen. trotz aller Vorsichtsmaßnahmen nicht immer nach

2. Einrichtung nach Anspruch 1, bei dem die ! der sicheren Seite aus. :"

Zählschaltungen (53) Einrichtungen (530) zur . Eine andere Möglichkeit, die sich als zweckmäßig Definition einer Vielzahl von Ziffernintervallen in 3° erwiesen hat, wird als wechselseitige Synchronisation jeder Zeitlage aufweisen und das Rahmensignal bezeichnet. Dabei wird die Über- und Unterordnung eine Folge von Impulsen gleicher Polarität in den zugunsten einer Lösung aufgegeben, bei der jede

,,., Ziffernintervallen . der für die Synchronisation .._ Vermittlungszentrale des Netzwerkes die Zeitreservierten Zeitläge enthält, dadurch gekenn-' ' steuerung des gesamten Netzwerkes im gleichen Umzeichnet, daß Einrichtungen (44) die Phase der 35 fang wie alle anderen Zentralen beeinflußt, aber nicht Ziffernimpulse in dem von einer entfernten Zen- mehr. Die Frequenz der von einer bestimmten Vertrale empfangenen Rahmensignal so einstellen, mittlungszentrale ausgehenden Zeitsteuerungswelle daß sie mit der Phase der Ziffernimpulse in dem hat demgemäß den gleichen Einfluß auf die Frequenz örtlich erzeugten Rahmensignal übereinstimmt, der von jeder anderen Vermittlungszentrale ausgehen- und daß die sich ergebenden, phasenkorrigierten 4° den Zeitsteuerungswellen mit Bezug auf die Fest-Impulse an ein Vermittlungsnetzwerk (20) in der legung der Frequenz der Zeitsteuerungswelle, die das örtlichen Zentrale angelegt sind. ■""■'< .'■■:■; ^ri gesamte Netzwerk synchronisiert. Eine Anordnung

3. Einrichtung nach Anspruch 2, dadurch ge- dieser Art ist in der USA.-Patentschrift 3 050 586 kennzeichnet, daß Einrichtungen (41), die zwi- (21. 8. 1962) beschrieben.

_; ■ sehen das Eingangssignal von einer entfernten 45 Bei der bekannten Anordnung werden die in einer .Zentrale und der; Phaseneinstelleinrichtung (44) bestimmten Vermittlungszentrale von einer Vielzahl geschaltet sind, Phasenverschiebungen jedes an- weiterer Vermittlungszentralen empfangenen Synkommenden Ziffernimpulses ausgleichen, die chronisationssignale über eine Schaltung zur Phasenkleiner sind als ein Bit-Intervall. . _; .-., ■ , Mittelwertsbildung gegeben. Das Ergebnis wird mit

4. Einrichtung nach Anspruch 2, dadurch ge- 5° der Phase am Ausgang des örtlichen Taktgebers verkennzeichnet, daß jeder von einer entfernten Zen- glichen. Dann wird dieses Vergleichsergebnis zur trale empfangene Signalimpuls in der Phasensyn- Nachsteuerung des örtlichen Oszillators benutzt, der chronisations-Schaltungsanordnung (40) neu ge- wiederum alle Zeitsteuerungsoperationen in der Zenformt und in die richtige Lage gebracht wird,.und trale regelt und außerdem Verzögerungsanordnungen daß die neu geformten und in die richtige Läge '55"steuert, die in" die verschiedenen ankommenden gebrachten Signalimpulse benutzt werden, um die Wege eingesetzt sind, um.sicherzustellen, daß die In-Signalimpulse zu der Rahmensignal-Anzeige- ·. formationen in den richtigen, im voraus zugeordneten schaltung (47) zu führen. Zeitintervallen "empfangen werden.

Es ist auch bereits eine Anordnung bekannt, bei

60 der die von jeder anderen Zentrale ankommenden

Rahmensignale einzeln mit dem örtlich erzeugten

Rahmensignale verglichen und anschließend die

Summe der dabei erzeugten Fehlersignale gebildet

und zur Einstellung des örtlichen Taktgebers benutzt

65 wird. Im Gegensatz zu einer Schaltung zur Phasen-

Die Erfindung betrifft die Synchronisation von Mittelwertsbildung können dann einfachere und ins-Operationen, die an verschiedenen, voneinander ent- gesamt weniger aufwendige Schaltungen zum Verfemten Stellen ausgeführt werden, wie dies beispiels- gleich der Phase jedes ankommenden Rahmensignals