DE2933322C2

DE2933322C2 - Schaltungsanordnung zum Ableiten eines Bittaktsignals aus einem Digitalsignal

Info

Publication number: DE2933322C2
Application number: DE2933322A
Authority: DE
Inventors: Dieter Dipl.-Ing. 7411 St Johann Brandt
Original assignee: Wandel & Goltermann & Co 7412 Eningen De GmbH
Current assignee: Wandel & Goltermann & Co 7412 Eningen De GmbH
Priority date: 1979-08-17
Filing date: 1979-08-17
Publication date: 1982-02-18
Also published as: DE2933322A1; US4370617A; FR2463997A1; GB2057227B; GB2057227A

Description

4. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Oszillator (14) auf einem

Vielfachen η der Bittaktfrequenz ~- schwingt, daß ein

<e

vom Oszillator (14) angesteuerter Frequenzteiler (16) mit dem Teilungsverhältnis η : 1 vorgesehen ist, der ausgangsseitig das Bittaktsignal (T) abgibt und einen Setzeingang (15) besitzt, und daß der Steuereingang (13) des Oszillators (14) und der Setzeingang (15) des Frequenzteilers (16) beide mit dem Ausgang (12) eines das Steuersignal erzeugenden Impulsformers (11) verbunden sind, an dessen Eingang (10) das Digitalsignal (DS) liegt.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Dauer Tw des am Ausgang (12) des Impulsformers (11) erscheinenen Steuersignals etwa der halben Sollwert der Bittaktperiode Teentspricht.

PPM-modulierten Bittaktsignals aus dem Digitalsignal, mit einem etwa auf der Bittaktfrequenz schwingenden Oszillator.

Derartige Schaltungsanoränungen werden beispielsweise benötigt, um die Phasenzeitschwankungen eines Digitalsignals mit einem Jittermeßgerät messen zu können, wie es anderweitig zum Messen der Jitterunterdrückung eines Taktregenerators bekannt ist

Der Erfindung liegt die Aufgabe zugrunde, eine

ίο Schaltungsanordnung anzugeben, die den jitter eines Digitalsignals bis zu hohen Jitterfrequenzert möglichst fehlerfrei auf ein aus dem Digitalsignal abgeleitetes Taktsignal überträgt

Die Erfindung löst diese Aufgabe durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Mittel.

Es sind nun zwar in der PCM-Übertragungstechnik Regeneratoren bekannt, die ihre dortige Aufgabe, den Jitter zu unterdrücken, zufolge ihrer schaltungstechnisehen Realisation mit einer Phasenregelschleife (PLL = phase locked loop) nicht vollkommen erfüllen, sondern bis zu einer dort möglichst niedrig liegenden Grenzfrequenz eine Phasenunterdrückung aufweisen. Es wäre aber schwierig und außerordentlich aufwendig, derartige Schaltungen so zu bauen, daß sie eine für die Zwecke der Erfindung ausreichend hoch liegende Grenzfrequenz haben.

F i g. 1 zeigt das prinzipielle Blockschaltbild einer PLL-Schaltung eines jitterunterdrückenden bekannten

jo Regenerators. Er enthält einen spannungsgesteuerten Oszillator VFO, einen Phasenvergleicher P und ein Tiefpaßfilter F. Seine in F i g. 2 dargestellte Phasenübertragungsfunktion ψα/ψο = /(ω) mit φ₃ = Phase der Ausgangsspannung, q>_e = Phase der Eingangsspannung und ω = (Kreis-)Frequenz weist nur bis zu einer relativ niedrigen Grenzfrequenz oi den Wert 1 auf. Darüber fällt sie stark ab. Demgegenüber läßt sich für die Erfindung überhaupt keine der F i g. 2 entsprechende Jitterunterdrückungskurve angeben.

4« Es wäre nun zwar mit großem Aufwand möglich, eine PLL-Schaltung für die Zwecke der Erfindung so zu bauen, daß ihre Grenzfrequenz, bis zu der eine Jitterübertragung erfolgt, höher liegt. Dabei ergeben sich aber eine Reihe von Schwierigkeiten und Nachteile.

Eine hohe Grenzfrequenz würde eine große Kreisverstärkung im Regelkreis erfordern, die im wesentlichen durch den VCO aufgebracht werden müßte. Daneben wäre die Kreisverstärkung auch durch den Übertragungskoeffizienten Kp des Phasenvergleichers P be-

5Γ, stimmt, der nicht konstant, sondern vom Digitalsignal abhängig ist. Definiert man ρ zu

P =

Anzahl der Einsen
des Digitalsignals im Intervall T_1n

maximale Anzahl der Einsen
des Digitalsignals im Intervall T_n,

Die Erfindung betrifft eine Schaltungsanordnung zum Ableiten eines mit dem Jitter eines Digitalsignals so gilt Κρ~ρ. Dies hätte den Nachteil, daß die Phasenübertragungsfunktion des PLL musterabhängig

ω verändert würde, was nur vermeidbar wäre, wenn die Kreisverstärkung des PLL ρ-abhängig mit Hilfe eines in F i g. 1 nicht dargestellten zweiten Reglers konstant gehalten würde.

Weiter wäre nachteilig, daß auch der Phasenverglei-

b5 eher selbst einen recht großen Schaltungsaufwand erfordern würde, da er ein PCM-Muster verarbeiten müßte, also nur dann einen Phasenvergleich carten dürfte, wenn im Digitalsignal eine Eins !.»;§; mt.

Demgegenüber zeichnet sich die Erfindung durch das völlige Fehlen einer derartigen Jitterunterdrückungskurve aus.

Eine erste bzw. eine zweite Weiterbildung der Erfindung ergeben sich mit den Mittein des Anspruchs 2 bzw. 3.

Die Erfindung besitzt die Voi teile, daß der Start/ Stop-Oszillator eine dem Sollwert der Bittaktfrequenz entsprechende Freilauffrequenz aufweist, und daß sie praktisch keinerlei jitterfrequenzabhängige Jitter- ίο unterdrückung besitzt

Die Erfindung ist in der Lage, aus einem jitterbehafteten Digitalsignal einen Bittakt abzuleiten, der praktisch fehlerfrei die Phasenzeitinformation jedes einzelnen Datenbits enthält Daher eignet sie sich sehr gut dazu, den Jitter eines Digitalsignals mit einem Taktjittergerät zu messen. Dauer-Eins-Signale werden im Hinblick auf den Jitter absolut fehlerfrei übertragen. Neben dieser Anwendung ist die Erfindung generell dazu geeignet, einen Takt aus einem Digitalsignal zu »extrahieren«, wobei nur die Randbedingung gilt, daß das Digitalsignal einigermaßen unverzerr* ist.

Eine weitere Anwendung ergibt sich bei der Datenübertragung, z. B. im Zusammenhang mit dem Datenverkehr von einem Hauptsystem zu einem Terminal, wobei mit dem Eintreffen des ersten Eins-Datenbits bereits Taktsynchronismus besteht.

Die Erfindung ist in der Zeichnung anhand zweier Ausführungsbeispiele schematisch dargestellt. Hierbei zeigt

Fig.3 ein logisches Blockschaltbild einei ersten Ausführungsbeispiels,

Fig.4 ein Impulsdiagramm der in Fig.3 dargestellten Anordnung,

Fig.5 ein logisches Blockschaltbild eines zweiten Ausführungsbeispiels und

Fig.6 ein Impulsdiagramm der in Fig.5 dargestellten Anordnung.

Bei dem ^:n Fig.3 dargestellten ersten Ausführungsbeispiel ist eine Eingangsklemme 1 mit einem auf ansteigende Impulsflanken eines Digitalsignals DS ansprechenden Triggereingang 2 eines Monoflops 3 mit der Standzeit τ 1 verbunden, das mit seinem Ausgang Q1 an einem ersten, auf abfallende Impulsflanken ansprechenden Triggereingang 4 eines zweiten Monoflops 5 mitjder Standzeit τ 2 und mit seinem invertierten Ausgang Qi an einem Sperreingang 6 eines dritten Monoflops 7 liegt. Ein Ausgang Q 2 des zweiten Monoflops 5, der auch das Bittaktsignal riiefert, ist mit einem auf abfallende Impulsflanken ansprechenden Triggereingang 8 des dritten Monoflops 7 verbunden, dessen Ausgang Q 3 an einem zweiten, ebenfalls auf abfallende Impulsflanken ansprechenden Triggereingang 9 des zweiten Monoflops 5 liegt.

Das Digitalsignal DS triggert das erste Monoflop 3, wodurch es für die Dauer seiner Standzeit r 1 in den aktiven Zustand gelangt. Sein Zurückfallen in den passiven Zustand triggert das zweite Monoflop 5, das nun für die Dauer seiner Standzeit τ 2 in den aktiven Zustand versetzt wird. Das Abfallen des zweiten Monoflops 5 in den passiven Zustand vermag das dritte Monoflop 7 in den ckdven Zustand zu triggern, sofern dies nicht über seinen Sperreingang 6 durch einen zwischenzeitlich erneut eingetretenen aktiven Zustand des ersten Monoflops 3 verhindert wurde.

Bei dem in Fig.4 angenommenen Digitalsignal 110100 wird zum Zeitpunkt rl das erste Monoflop 3 zum zweitenmal durch das Digitalsignal DS getriggert, wodurch es zum Zeitpunkt des Abfallens des zweiten Monoflops 5 noch im aktiven Zustand ist und damit das Triggern des dritten Monoflops 7 verhindert Auf diese Weise führt eine Null im Digitalsignal DS dazu, daß zum Zeitpunkt des Abfallens des zweiten Monoflops 5 das dritte Monoflop 7 über dessen Eingang 8 getriggert werden kann, da es an seinem Sperreingang 6 nicht blockiert ist. Fällt danach das dritte Monoflop 7 nach seiner Standzeit τ 3 in seinen passiven Zustand zurück, so führt dies über den zweiten Triggereingang 9 ebenfalls zu einem Triggern des zweiten Monoflops 5. Die beiden Monoflops 5 und 7 bilden also einen Start/Stop-Oszillator, mit dessen Hilfe Nullen im Digitalsignal DSdurch Bits ersetzt werden. Es empfiehlt sich die Standzeiten wie folgt zu wählen:

τ 2 + r 3 = T₁₁; ι \ = , 2 = j T₁₁; r 3 = j T₁₁.

Bei dem in F i g. 5 dargestellten zweiten Ausführungsbeispiel ist eine Eingangsklemme 10 mit dem Eingang eines Impulsformers 11 verbunden, der für jedes im Digitalsignal DS auftretende Eins-Datenbit einen Impuls der Dauer Tw ε η seinem Ausgang 12 abgibt. Der Ausgang 12 liegt einerseits an einem Steuereingang 13 eines Oszillators 14 und andererseits an einem Setzeingang 15 eines Frequenzteilers 16 mit dem Teilungsverhältnis η. 1. Ein Eingang 17 des Frequenzteilers 16 liegt am Ausgang 18 des Oszillators 14, und am Ausgang 19 erscheint das Bittaktsignal T.

Der Oszillator 14 ist so beschaffen, daß er durch ein entsprechendes Signal an seinem Steuereingang 13 zunächst blockiert, sodann in eine definierte Startphase verbracht und danach neu gestartet wird, und seine Frequenz entspricht dem n-fachen des Sollwerts der

Bittaktfrequenz —.

Der erste nach einem solchen »Setzvorgang« vom Oszillator 14 erzeugte Impuls versetzt den ebenfalls soeben gesetzten Frequenzteiler 16 in einen ersten seiner η möglichen Zustände Q 1, den der Frequenzteiler bis zum Eintreffen des folgenden Oszillatorimpulses beibehält. Treffen keine weiteren Eins-Datenbits ein, erscheinen am Ausgang 12 auch keine weiteren Impulse. Der Oszillator 14 schwingt dann frei mit der n-fachen Bittakt-Sollfrequenz, wobei nach jeweils η Impulsen der Frequenzteiler 16 erneut den Zustand Q\ einnimmt. Erneut eintreffende Eins-Datenbits bewirken sofort wieder ein Neusetzen des Frequenzteilers 16 auf Q \ und eine Neustarten des Oszillators 14, wobei die auf der absoluten Zeitachse gemessene Phasenlage des Oszillators 14 entsprechend dem zeitlichen Auftreten des Eins-Datenbits geändert ist.

Der Frequenzteiler 16 nimmt unabhängig von der Musterdichte des Digitalsignals DSden Zustand Q1 mit einer Frequenz ein, die der tatsächlichen momentanen

Bitfolgefrequenz —entspricht.

Hierzu I Blau Zeichnungen

Claims

Patentansprüche:

1. Schaltungsanordnung zum Ableiten eines mit dem Jitter eines Digitalsignals PPM-modulieiten Bittaktsignals aus dem Digitalsignal, mit einem etwa auf der Bittaktfrequenz schwingenden Oszillator, dadurch gekennzeichnet, daß der Oszillator als Start-Stop-Oszillator (5,7; 14,16) ausgebildet ist, der mit der Bitfolgefrequenz schwingt, der zu Beginn jedes Eins-Bits des Digitalsignals DS gestoppt wird und der am Ende einer Verzögerungszeit, die kleiner als eine Bittaktperiode Tb ist, mit definierter Phasenlage freigegeben wird, wobei an seinem Ausgang das zum Digitalsignal synchrone Bittaktsignal entsteht

Z Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Oszillator aus drei während ihrer Standzeiten (τ 2, τ 3) positive Ausgangssignale führenden Monoflops (3,5, 7) besteht, von denen ein zweites (5) und ein drittes (7) mit abfallenden Impulsflanken triggerbar sind und das zweite Monoflop (5), dessen Standzeit (τ 2) größer als die Standzeit (v3) des dritten Monoflops (7) ist, mit seinem Ausgang (Q 2) am Triggereingang (8) des dritten Monoflops (7) liegt und zwei Triggereingänge (4,9) besitzt, von denen der eine Triggereingang (4) mit dem Ausgang (Q 1) eines ersten Monoflops (3) verbunden ist, das von ansteigenden Impulsflanken des Digitalsignals (DS) triggerbar ist und dessen Standzeit (τ 1) etwa der Standzeit (r 2) des zweiten Monoflops (5) entspricht, und von denen der andere Triggereingang (9) mit dem Ausgang (Q3) des dritten Monoflops (7) verbunden ist, dessen Sperreingang (6) mit einem invertierten Ausgang (Q 1) des ersten Monoflops (7) verbunden ist.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Standzeiten (τ 1, τ 2) des ersten und des zweiten Monoflops (3,5) jeweils etwa

gleich groß und etwa-des Sollwerts der Bittaktperiode T_B sind und daß die Standzeit (τ 3) des dritten Monoflops (7) etwa - T_B ist.