DE3039726A1 - Verfahren und vorrichtung zum codieren eines digitalsignals mit niedriger gleichkomponente - Google Patents

Description

Patentanwälte

Dipl.-lng. H. MITSCHERLICH
Dipl.-Ing. K. GUfiSCHMANM _fi

Dr. rer. nat. W. KORBER - id -

Dipl.-lng. J. SCHMIDT-EVERS
Steinsdorfstr.10,8000 MÖNCHEN 22

21. Oktober 19 So

SONY CORPORATION

7-35 Kitashinagawa 6-chome

Shinagawa-ku

TOKYO/JAPAN

Verfahren und Vorrichtung zum Codieren eines Digitalsignals mit niedriger Gleichkomponente

Die Erfindung betrifft ein Verfahren und eine Vorrichtung zum Codieren eines Informationsworts, und insbesondere zum Codieren eines η-Bit-Informationsworts in ein m-Bit-Codewort, wobei die Gleichkomponente aufeinanderfolgender Codeworte aufs Äußerste verringert ist, und wobei n^· 2 und m^n.

Verschiedene Vorgehensweisen werden zum Senden oder Übertragen eines Mehrbit-Digitalsignals, wie einem n-Bit-Digitalsignal, von einer Stelle oder einem Medium zu einer bzw. einem anderen verwendet, wobei das Digitalsignal, das schließlich empfangen wird, ausreichende Wiedergabegüte besitzt, damit das ursprüngliche Signal wiedergewonnen werden kann. Beispielsweise werden die Digitalsignale NRZ-Format (NRZ: ohne Rückkehr nach Null)-codiert, werden in verschiedenen Formen von fehlerkorrigierenden Codes codiert und werden abhängig von verschiedenen Modulationstechniken moduliert, um Fehler zu verringern und um eine richtige bzw. gute Wiedergewinnung der ursprünglichen Digitalsignale

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sicherzustellen.

Obgleich einige der erwähnten Vorgehensweisen erfolgreich sind, sind nicht alle davon verfügbar , wenn beispielsweise ein Digitalsignal direkt magnetisch aufgezeichnet werden soll. Ein vorteilhafter Anwendungsfall der direkten digitalen Aufzeichnung ist das Gebiet der Videosignalaufzeichnung. Üblicherweise werden Videobandgeräte (VTR) zum Aufzeichnen von Videosignalen, wie einem Farbvideosignalgemisch, in analoger Form verwendet. Jedoch können die Vorteile der Digitaltechnik.um genaue Wiedergaben hoher Wiedergabegüte zu erreichen, bei digitalen Videoaufzeichnungssystemen verwendet werden. Folglich wurden also Digital-VTRs angegeben, bei denen ein Farbvideosignal abgetastet wird, und jede Abtastung in ein η-Bit-, z.B. ein 8-Bit-Digitalsignal umgesetzt wird. Aufeinanderfolgende 8-Bit-Abtastungen des Farbvideosignals werden auf einem Magnetband mittels mindestens einem Drehkopf aufgezeichnet.

Bei einem derartigen Digital-VTR wird das 8-Bit-Digitalsignal dem Drehkopf über einen Aufzeichnungsverstärker und einen Drehwandler zugeführt. Der Wandler und auch der Verstärker können kein Gleichsignal übertragen bzw. hindurchführen. Folglich wird die Gleichkomponente des Digitalsignals, d.h., die Gleichpegel, die die binäre "1"- und "0"-Logikzustände wiedergeben, abgeschnitten. Das heißt, daß das Digitalsignal ohne seine ursprüngliche Gleichkomponente aufgezeichnet wird. Als Folge davon kann die aufgezeichnete Form des ursprünglichen Digitalsignals wesentlich verzerrt werden, wodurch eine genau Wiedergabe des ursprünglichen Digitalsignals verhindert wird. Weiter wird erreicht, während der Wiedergabe des Digitalsignals von dem Magnetband, wenn irgendeine remanente (bleibende) Gleichkomponente vorhanden ist, daß die wiedergebenden Schaltungskomponenten jede Wiedergabe gerade dieser remanente» Komponente sperrt.

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Weiter wird, wenn die Anzahl der Übergänge in dem aufgezeichneten Digitalsignal niedrig ist, wenn beispielsweise die Runlängen der "O"en und der "l"en hoch ist, der Pegel des wiedergegebenen Digitalsignals verringert. Folglich ist es zum Verringern der Verzerrung bei der Aufzeichnung und dem anschließenden Wiedergeben eines Digitalsignals erwünscht, die Gleichkomponente der ursprünglichen Signale aufs Äußerste zu Verringern.

Wenn eine binäre "1" beispielsweise durch einen Gleichpegel von +1V wiedergegeben ist, und wenn eine binäre "O" durch einen Gleichpegel von -IV wiedergegeben ist, besitzt eine binäre Folge, bei der eine binäre "1" von einer binären "0" g_efolgt ist, also Γ 10^ eine Null-Gleichkomponente. Eine Bitkombination wie [lOOj besitzt eine Gleichkomponente von -1. Eine Bitkombination flOOlJ besitzt eine Gleichkomponente von 0. Daraus kann geschlossen werden, daß ein Mehrbitwort eine Gleichkomponente besitzt, die gleich der Differenz zwischen der Anzahl der binären "l"en und der Anzahl der binären "0"en ist, die in dem Mehrbitwort enthalten sind. Diese Gleichkomponente wird im Folgenden als "Disparität" des Mehrbitworts bezeichnet. Wenn die Disparität eines Digitalworts positiv ist, dann überschreitet die Anzahl der binären "l"en die Anzahl der binären "0"en in diesem Wort. Andererseits ist, wenn die Disparität eines Digitalworts negativ ist, die Anzahl der binären "l"en kleiner als die Anzahl der binären "0"en. Ein aus einer ungeraden Anzahl von Bit gebildetes Digitalwort zeigt eine von Null verschiedene Disparität, wobei deren absolute

Größe die Anzahl der Bit eines Zustands angibt, die die Ander

zahl des anderen Zustands überschreitet, und deren Polarität (nämlich + oder -) angibt, ob die binären "l"en die "0"en (positive Disparität) oder die binären "0"en die binären "l"en (negative Disparität) überschreiten. Ein Mehrbitwort aus einer geraden Anzahl von Bit kann entweder posi-

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tiver Disparität, negativer Disparität oder Null-Disparität besitzen, wobei letztere vorhanden i«t, wenn die Anzahl der binären "l"en der Anzahl der binären "0"en gleich ist.

Eine Vorgehensweise, tun eine niedrige Gleichkomponente in dem ursprünglichen Digitalsignal aufrecht zu erhalten, die die Verzerrung in dem wiedergegebenen Digitalsignal verringert, ist die Verwendung eines Code mit niedriger Disparität. Bei dem Niederdisparitätscodieren wird ein ursprüngliches Digitalsignal in ein Digitalsignal umgesetzt, das eine größere Bitzahl besitzt, wobei die Gesamtzahl der Bit in dem umgesetzten Digitalsignal geradzahlig ist. Beispielsweise wird, wenn das ursprüngliche Digitalsignal ein 4-Bit-Wort ist, bei einer Niederdisparitätscodierung dieses 4-Bit-Wort in ein 6-Bit-Codewort umgesetzt, wobei jedes 6-Bit-Codewort Null-Disparität besitzt, d.h., jedes 6-Bit-Codewort besteht aus drei binären "l"en und drei binären "0"en. Da die Anzahl der "l"en gleich der Anzahl der "0"en ist, besitzt das Codewort Null-Disparität. Diese Niederdxsparitatscodierung wird mit (4,6;0)-Codierung bezeichnet, was bedeutet, daß ein ursprüngliches 4-Bit-Informationswort in ein 6-Bit-Codewort mit Null-Disparität codiert wird. Es zeigt sich, daß ein 4-Bit-Code 16 verschiedene Worte aufweisen kann. In einem 6-Bit-Wort gibt es 20 einzelne Worte, die eine gleiche Anzahl (d.h. drei) von "0"en und "l"en besitzen. Weiter kann jede 6-Bit-Codewortdarstellung eines 4-Bit-Informationsworts eine annehmbare Runlänge besitzen. Das heißt, die Anzahl der aufeinanderfolgenden "l"en oder "0"en in dem 6-Bit-Codewort darf nicht zu groß sein.

Wenn jedoch die (4,6;0)-Niederdxsparitatscodierung zum Codieren einer 8-Bit-Videoabtastung für die Digitalaufzeichnung verwendet wird, ist es notwendig, jede 8-Bit-Videoabtastung oder jedes -Informationswort als ein 12-Bit-Codewort darzustellen. Von diesen 12 Bit geben 4 Bit keine Nutzinfor-

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mation wieder und sind daher redundant. In dem vereinfachten 6-Bit-Codewort sind zwei Bit redundant. Das heißt, diese zusätzlichen Bit sind lediglich dazu vorgesehen, damit sich eine niedrige Disparität ergibt, derart, daß die Gleichkomponente des aufzuzeichnenden Digitalsignals verringert wird. Solche redundanten Bit ergeben bei Aufzeichnung eine höhere Dichte auf dem Aufzeichnungsmedium. Das heißt, in einem bestimmten Aufzeichnungsbereich,der zuvor vier oder acht Informationsbit enthielt, sind nun sechs bzw. zwölf Bit enthalten. Weiter wird, wenn sechs Bit in einem Bereich aufgezeichnet werden, der zuvor vier Bit enthielt, die Breite jedes dieser sechs Bit bezüglich der Breite jedes der ursprünglichen vier Bit verringert. Dadurch wird das sogenannte Erfassungsfenster verringert, während dem ein wiedergegebenes Bit erfaßt bzw. erfühlt werden kann. Daher besteht größere Wahrscheinlichkeit, einen Fehler in das wiedergegebene Niederdisparitätscodewort einzuführen. Ein weiterer Nachteil dieser Art der Niederdisparitätscodierung ist, daß, wenn ein Lesespeicher (ROM) zum Codieren eines 8-Bit-Informationsworts in ein 12-Bit-Codewort verwendet wird, die Speicherkapazität des ROM hoch sein muß. Es ist daher schwierig, einen zufr iedenstellenden Niederdisparität scodierer in Form einer hochintegrierten Schaltung (LSI-Schaltung) auszubilden.

Es ist Aufgabe der Erfindung, ein Verfahren und eine Vorrichtung anzugeben, mit denen aufeinanderfolgende Informationsworte in Codeworte mit geringer Gleichkomponente in verbesserter Weise codierbar sind.

Gemäß der Erfindung wird also ein Verfahren und eine Vorrichtung zum Codieren aufeinanderfolgender n-Bit-Informationsworte in aufeinanderfolgende m-Bit-Codeworte mit geringer Gleichkomponente angegeben, wobei n\2 und mVn. Ein m-Bit-Codewort, das ein zu codierendes n-Bit-Informationswort wiedergibt, wird abhängig von der Digitalsummen-

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variation oder -Schwankung mehrerer vorhergehender m-Bit-Codevrorte erzeugt. Das m-Bit-Codewort, dessen Disparität zur Verringerung der Digitalsummenvariation in Richung auf Null wirkt, wird gewählt.

Bei einer Ausführungsform kann jedes n-Bit-Informationswort durch ein m-Bit-Codewort positiver Disparität und ein m-Bit-Codewort negativer Disparität wiedergegeben werden. Wenn die Digitalsummenvariation positiv ist, wird das m-Bit-Codewort negativer Disparität gewählt, und umgekehrt wird, wenn die Digitalsummenvariation negativ ist, das m-Bit-Codewort positiver Disparität gewählt.

Durch die Erfindung wird also ein verbessertes Verfahren und eine verbesserte Vorrichtung zum Codieren eines n-Bit-Informationsworts in ein m-Bit-Codewort angegeben, mittels denen die eingangs erwähnten Nachteile überwunden werden können. Weiter wird durch die Erfindung ein Verfahren und eine Vorrichtung für die (n,m) Codierung angegeben, bei denen das codierte m-Bit-Wort mit einer geringsten Anzahl redundanter Bit versehen ist und dabei niedrige Gesamt-Gleichkomponente aufweist. Die Erfindung bezieht sich also auf ein Verfahren und eine Vorrichtung zum Umsetzen eines n-Bit-Informationsworts in ein m-Bit-Codewort, mit η^ 2 m^n. Eine besondere Anwendung der Erfindung ist die Umsetzung eines 8-Bit-Informationsworts, das beispielsweise die Abtastung eines Videosignals wiedergibt, in ein 9-Bi"t- oder ΙΟ-Bit-Codewort.

Wenn ein Digitalsignal aufgezeichnet wird, werden die Gleichkomponenten des Digitalsignals, d.h., die Pegel, die zur Darstellung der binären "1" und "O"-Signale verwendet werden, normalerweise blockiert wegen der besonderen Arbeitsweise der Aufzeichnungsverstärker,-wandler und Aufzeichnungsköpfe. Jede aufζeichenbare Gleichkomponente wird weiter von einer Wiedergabe durch die besonderen Eigenschaften der Ab-

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spielschaltungsanordnung blockiert. Folglich ist es das beste, um eine Verzerrung des Digitalsignals zu vermeiden, das Signal derart zu codieren, daß die Gesamt-Gleichkomponente aufeinanderfolgender Worte aufs Äußerste verringert ist. Die akkumulierte Gleichkomponente aufeinanderfolgender Digitalworte wird als "Digitalsummenvariation, kurz DSV₍ bezeichnet. Wenn eine binäre "1" durch einen +1-Pegel und eine binäre "0" durch einen -1-Pegel dargestellt werden, kann die DSV aufgrund vorhergehender Codeworte positiv, negativ oder Null sein. Zum Verringern der Gleichkomponente sollte die DSV so nahe an Null sein, wie möglich.

Jedes Codewort besteht aus einer Anzahl von "l"en und "0"en. Die "Disparität" eines Codeworts gibt die Gleichkomponente dieses Worts wieder und ist durch das Subtrahieren der Anzahl der "0"en von der Anzahl der "l"en in diesem Wort bestimmt. Beispielsweise beträgt bei dem 5-Bit-Codewort [lOHOj die Disparität +1 und beträgt in dem Codewort [oOOl die Disparität -3·

Gemäß der Erfindung kann jedes η-Bit-Informationswort durch ein m-Bit-Codewort mit positiver Disparität, d.h., daß die Anzahl der "l"en in diesem Wort größer als die Anzahl der "0"en ist, und durch ein anderes m-Bit-Codewort mit negativer Disparität wiedergegeben werden. Wenn eine laufende Gesamtsumme der DSV aller vorhergehenden Codeworte erhalten wird, dann wird die bestimmte Auswahl des Codeworts mit positiver oder negativer Disparität von der laufenden DSV abhängig gemacht. Daher wird, wenn die laufende DSV positiv ist, das Codewort mit negativer Disparität zur Wiedergabe bzw. Darstellung des eingangsseitigen n-Bit-Informationswort gewählt. Andererseits wird, wenn die laufende DSV negativ ist, das Codewort mit positiver Disparität gewählt. Dann wird die laufende DSV fortgeschrieben durch deren Addition mit der Disparität des gerade gewählten Codeworts.

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Die in den weiter unten erläuterten Fig. 4,75 11,12 und 13 dargestellten Ausführungsbeispiele zeigen Codierer, bei
denen ein 4-Bit-Informationswort in ein 5-Bit-Codewort
gemäß der erfindungsgemäßen Arbeitsweise umgesetzt wird.
Die weiter unten erläuterte Fig. Ik zeigt einen Codierer, bei dem ein 8-Bxt-Informationswort in ein 9-Bit-Codewort
umgesetzt wird. Die weiter unten erläuterte Fig. 17 zeigt ein Ausführungsbeispiel, bei dem ein 8-Bit-Informationswort in ein 10-Bit-Codewort umgesetzt wird.

Die Erfindung wird anhand der in der Zeichnung dargestellten Ausführungsbeispiele näher erläutert. Es zeigen

Fig. 1 einen Signalverlauf eines 5-Bit-Digitalsignals, auf den zur Erläuterung der Erfindung Bezug genommen wird,

Fig. 2 eine Tafel, die mögliche 5-Bit-Codeworte und deren jeweilige Disparitäten wiedergibt, die zur Darstellung von 4-Bit-Informationsworten verwendbar sind,

Fig. 3A-3F Zeitsteuerdiagramme und Signalverläufe zur Erläuterung der Erfindung,

Fig. h. ein Logikschaltbild eines Ausführungsbeispiels eines Codierers gemäß der Erfindung,

Fig.5A-5H Signalverläufe zur Erläuterung der Betriebsweise des Ausführungsbeispiels gemäß Fig. 4,

Fig. 6 ein Logikschaltbild eines Ausführungsbeispiels eines Decodierers, der bei der Erfindung verwendbar ist,

Fig. 7 ein Logikschaltbild eines anderen Ausführungsbeispiels eines Codierers,

Fig. 8 ein Logikschaltbild eines Ausführungsbeispiels einer Disparitätsberechnungsschaltung, die bei der Erfindung verwendbar ist,

Fig. 9 ein Logikschaltbild eines anderen Ausführungsbeispiels einer Disparitätsberechnungsschaltung,

Fig. 10 eine weitere Tafel, die mögliche 5-Bit-Codeworte und deren Disparitäten wiedergibt, die zur Wiedergabe von 4-Bit-Informationsworten verwendbar sind,

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Fig. 11 ein Logikschaltbild eines weiteren Ausführungsbeispiels der Erfindung,

Fig. 12 ein Logikschaltbild eines weiteren Ausführungsbeispiels der Erfindung,

Fig. 13 ein Logikschaltbild eines anderen Ausführungsbeispiels der Erfindung,

Fig. Ik ein Logikschaltbild eines zusätzlichen Ausführungsbeispiels der Erfindung,

Fig. 15 eine Tafel, die die Codeworte wiedergibt, die bei dem Ausführungsbeispiel gemäß Fig. 14 zur Darstellung von 8-Bit-Informationsworten erzeugbar sind,

Fig. l6 ein Logikschaltbild eines Ausführungsbeispiels eines Decodierers, das mit dem Codierer gemäß Fig. 14 verwendbar ist,

Fig. 17 ein Logikschaltbild eines weiteren Ausführungsbeispiels der Erfindung,

Fig. l8 eine Tafel, die die Codeworte wiedergibt, die bei dem Ausführungsbeispiel gemäß Fig. 17 zur Darstellung von 8-Bit-Informationsworten erzeugbar sind,

Fig. 19 ein Logikschaltbild eines Decodierers, der mit dem Codierer gemäß Fig. 17 verwendbar ist,

Fig. 20,21,22 Blockschaltbilder, die verschiedene Ausführungsbeispiele der Erfindung wiedergeben.

Vor einer Erläuterung verschiedener Ausführungsbeispiele der Erfindung wird eine Definition der in der Beschreibung und in den Ansprüchen verwendenden Begriffe gegeben. Die folgenden Begriffe werden hier mit folgender Bedeutung verwendet :

Informationswort bezeichnet ein n-Bit-Digitalsignal mit n\2 Bei den beschriebenen Ausführungsbeispielen gilt η = 4 bzw. η = 8. Üblicherweise wird ein Farbvideosignal abgetastet und in eine 8-Bit-Digitaldarstellung umgesetzt» Diese 8-Bit-Digi-

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taldarstellung des abgetasteten Videosignals ist ein 8-Bit-Informationswort.

Codewort bezeichnet ein m-Bit-Digitalwort, das das ursprüngliche n-Bit-Informationswort wiedergibt, mit m ^n. Bei den ■weiter unten erläuterten Ausführungsbeispielen gilt m = 5> m = 9 oder m = 10. Bei einem Digital-VTR wird dieses m-Bit-Codewort aufgezeichnet.

Der Begriff Disparität, kurs DSP, wurde bereits erläutert. Die Disparität eines Digitalworts, wie eines n-Bit-Informationsworts oder eines m-Bit-Codeworts gibt die Gleichkomponente dies Worts wieder. Wenn ein binäres "1"-Bit durch einen positiven Gleichpegel wie +1V,und wenn ein binäres "O¹¹-Bit durch einen negativen Gleichpegel wie -IV wiedergegeben sind, ist die Disparität des Digitalsworts eine positive Größe, wenn die Anzahl der "l"en die Anzahl der "0"en in diesem Wort überschreitet, ist eine negative Größe, wenn die Anzahl der "0"en die Anzahl der "l"en überschreitet, und ist Null, wenn die Anzahl der "l"en gleich der Anzahl der "0"en ist. Die absolute Größe der Disparität ist gleich der Differenz zwischen den "l"en und den "0"en. Die Disparität eines Digitalworts, das eine gerade Bitzahl aufweist, kann gleich Null sein. Die Disparität eines Digitalworts aus einer ungeraden Bitzahl ist entweder positiv oder negativ. Eine positive Disparität gibt an, daß die Gleichkomponente des Digitalworts positiv ist, und eine negative Disparität gibt an, daß die Gleichkomponente des Digitalworts negativ ist. Für die Zwecke der vorliegenden Erfindung ist die Disparität DSP definiert zu:

DSP = U₁ - n₀,

mit n₁ = Anzahl der "l^Men in dem Digitalwort und n~ = Anzahl der "0"en in dem gleichen Wort.

Für ein ra-Bit-Codewort gilt n. t n_. = m. Folglich gilt DSP = 2 n. - m.

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Digitalsummenvariation, kurz DSV, bezeichnet den Gleichwert, der durch Integrieren aufeinanderfolgender binärer "l"en und "0"en aufeinanderfolgender Digitalsignale erhalten wird, wie aufeinanderfolgenden m-Bit-Codeworten, unter der Annahme, daß positive und negative Gleichpegel, wie +1V und -IV, die "1" bzw. "O" wiedergeben. Die Digitalsummenvariation oder DSV für aufeinanderfolgende Digitalworte kann durch Summieren der Disparitäten solcher Worte bestimmt werden. Wenn aufeinanderfolgende Digitalworte bitseriell übertragen werden, ändert sich die DSV bei jedem folgenden Bit. Beispielsweise ändert sich die DSV für das seriell übertragene Wort LlOOlOJ aufeinanderfolgend von einem Anfangswert, der zu Null angenommen ist, auf +1, dann auf Null, dann auf -1, dann auf Null und dann auf -1 am Ende dieses Worts. Es zeigt sich, daß die Disparität des gleichen Worts JlOOlOJ gleich -1 ist. Daher gibt die DSV,die von mehreren m-Bit-Codeworten erhalten wird, die Gleichkomponente dieser Worte wieder. Es ergibt sich, daß gemäß der Erfindung aufeinanderfolgende m-Bit-Codeworte so gewählt werden, daß die Gesamt-DSV aufs Äußerste verringert wird.

Wenn die Erfindung nicht angewendet wird, ist es, wenn aufeinanderfolgende Informations- oder Codeworte ohne bestimmte Einschränkungen bezüglich deren Auswahl möglich, daß die DSV für aufeinanderfolgende derartiger Digitalworte in positiver oder negativer Richtung ohne Grenzen ansteigen kann. Durch die Erfindung wird jedoch, wie gezeigt werden wird, ein maximaler DSV-Wert erreicht, wobei insbesondere bestimmte m-Bit-Codeworte in einer Weise gewählt werden, derart, daß die Gesamt-DSV in Richtung auf Null verringert wird. Daher besitzen durch Beschränkungen bezüglich der bestimmten Codeworte, die erzeugt werden können, aufeinanderfolgende Codeworte eine geringste Gleichkomponente.

Fig. 1 zeigt ein typisches 5-Bit-Codewort mit m = 5. Es ist

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hier und im Folgenden angenommen, daß eine binäre "1" durch einen positiven Gleichpegel (+1) und eine binäre "O" durch einen gleichen, jedoch entgegengesetzten oder negativen Gleichpegel (-1) wiedergegeben sind. Das dargestellte 5-Bit-Wort [lOOlO ] besitzt eine Disparität von -1, da die Anzahl der "0"en die Anzahl der "l"en um Eins überschreitet. Wenn das 5-Bit-Wort gemäß Fig. 1 das einzige zu übertragende Digitalwort ist, dann gilt auch DSV = -1.

Fig. 2 zeigt eine Tafel, in der die 5-Bit-Codeworte für jedes 4-Bit-Informationswort mit positiver Disparität und mit negativer Disparität dargestellt sind. Weiter gibt die Tafel auch die Digitaldarstellung jeder positiven und negativen Disparität wieder, wobei die negativen Disparitäten durch die Zweierkomplemente dargestellt sind. Daher und wie dargestellt kann das Informationswort jjOOOOJ durch entweder das Codewort [oOOOOj, das in der Tafel gemäß Fig.2 als CODE+ - Wort bezeichnet ist, oder durch das Codewort £lllll3 , das in der Tafel als CODE- - Wort - bezeichnet ist, dargestellt werden. Die Disparität des CODE+ - Worts ist -5 und die Digitaldarstellung dieser -5-Disparität in Form eines Zweierkomplements ist [lOllJ . Die Disparität des CODE^ - Worts ist +5, das in digitaler Form durch JjDlOlJ wiedergegeben ist. Jedes CODE+ - Wort besitzt ein Vor- oder Vorbereitungsbit, nämlich ein höchstwertiges Bit mit "0", während jedes CODE- - Wort . ein Vorbit, nämlich ein höchstwertiges Bit von "1" besitzt. Weiter weist bei der Digitaldarstellung gemäß Fig. 2 die Disparität jedes CODE+ - und jedes CODE- - Worts ein niedrigstwertiges Bit mit "1" auf, was eine ungeradzahlige Disparität wiedergibt.

Eine allgemeine Erläuterung der theoretischen Arbeitsweise der Erfindung wird nun mxt Bezug auf die Fig. 3A-3F erläutert. Es sei angenommen, daß, wie in Fig. 3A, die

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folgenden aufeinanderfolgenden Informationsworte zur Codierung vorliegen: [OOOOJ , [oOOlJ , £ooioj, £ooilj, undjOlOO]] . Diese aufeinanderfolgenden Informationsworte werden in aufeinanderfolgenden Perioden T. ^, T.,T ^,T. „ bzw. T. vorgelegt bzw. zugeführt. Fig. JB und Fig. 3C zeigen die CODE+ - bzw. CODE- -Worte , die jedes der erwähnten jeweiligen Informationsworte wiedergeben. Weiter ist auch die Disparität jedes dieser dargestellten Codeworte angegeben. Fig. 3D gibt das bestimmte Codewort an, das gewählt ist, d.h., das bestimmte Codewort, das zur Darstellung des jeweiligen Informationsworts verwendet ist. Fig. 3E zeigt einen Signalverlauf des gewählten Codeworts, und Fig. 3F zeigt einen Signalverlauf der Digitalsummenvariation, die für jedes aufeinanderfolgende Bit der gewählten Codeworte berechnet ist.

Anfangs, d.h., in der Periode T. ^, ist angenommen, daß das Informationswort £oOOOJ durch das CODE+ - Wort fooOOO^J wiedergegeben ist, mit einer Disparität von -5· In Fig· 3F ist die DSV für jedes folgende Bit des CODE+ -Worts berechnet, wobei angenommen ist, daß am Anfang die DSV gleich Null ist. Daher ist, wie dargestellt, die Gesamt-DSV des Codeworts, das während der Periode T. ^ übertragen wird, gleich -5·

In der nächstfolgenden Periode T. liegt das Informationswort £OOO1J zur Codierung vor. Da die DSV am Beginn der Periode T. gleich -5 ist, ist das bestimmte Codewort, das zur Darstellung des Informationsworts I0001J gewählt wird, das eine Codewort, das positive Disparität besitzt. Daher wird, da die DSV negative Polarität besitzt, das CODE- -Wort gewählt. Am Ende der Periode T. ergibt sich die Gesamt-DSV aus der DSV am Beginn der Periode T. zuzüglich der Disparität des gewählten Codeworts. Daher ergibt sich die Gesamt-DSV für die Perioden T. _± und T_± zu DSV = -5 + 3 = -2.

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Ein ähnlicher Vorgang trifft für die Zeitperioden T. ^ bis T. zu.

Aus den Fig. 3A-3F ergibt sich, daß die bestimmte Codierung eines Informationsworts auf der Digitalsummenvariation beruht, die für die vorhergehenden Codeworte berechnet worden ist. Wenn die DSV positive Polarität besitzt, wird das zu codierende Informationswort durch das Codewort wiedergegeben, das negative Disparität besitzt. Andererseits wird, wenn die Berechnung der DSV eine negative Polarität ergeben hat, das Informationswort durch ein Codewort wiedergegeben, das positive Disparität besitzt. Aus Fig.-^F ergibt sich, daß die Gesamt-DSV in eine Richtung auf Null verringert wird. Das heißt, daß bei dem vorliegenden Beispiel der Maximalwert der DSV + oder -5 ist und das Codewort, das zur Wiedergabe des zu codierenden Informationsworts gewählt ist, eine solche Disparität besitzt, daß die DSV aus deren Maximalwert in Richtung auf Null verringert wird.

Ein Ausführungsbeispiel der Codierschaltung , die aufgrund der vorstehenden theoretischen Überlegungen für die Arbeitsweise arbeitet, ist in Fig. 4 dargestellt. Dieser Codierer besteht aus einer Codewandlerschaltung 10, einem Parallel/ Serien-Umsetzer 20, einer Disparitätsberechnungsschaltung JO, einer Wählsignalgeneratorschaltung 40 und einer DSV-Bestimmungsschaltung 50. Für die folgende Untersuchung sei angenommen, daß die dargestellte Codierschaltung zum Umsetzen eines 4-Bit-Informationswortes in ein 5-Bit-Codewort ausgebildet ist, d.h., η - 4 und m = 5· Folglich besteht die Codewandlerschaltung 10 aus Exklusiv-ODER-Schaltungen 101,102,103 und 104, deren jeweiliger erster Eingang so ausgebildet ist, daß er ein entsprechendes Bit des 4-Bit-Informationsworts empfängt, sowie einen zweiten Eingang aufweist, der ein noch zu erläuterndes Wählsignal S

10 ^S

empfängt. Die Codewandlerschaltung enthält weiter als das

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fünfte und höchstwertige Bit des 5-Bit-Codeworts einen Ausgang mit dem Logikzustand des Wählsignals S .

Es zeigt sich, daß die Codewandlerschaltung ein paralleles 5-Bit-Wort abhängig von jedem zugeführten 4-Bit-Informationswort erzeugt, wobei das höchstwertige Bit dieses 5-Bit-Codewortsentweder eine binäre "0" oder eine binäre "1" ist, abhängig von dem Logikzustand des Wählsignals S . Wenn dieses Wählsignal eine binäre "0" ist, dann sind die übrigen vier Bit des Codeworts gleich den entsprechenden vier Bit des Informationsworts. Wenn jedoch das Wählsignal eine binäre "1" ist, sind die übrigen vier Bit des Codeworts die Komplemente oder invertierte Formen der entsprechenden vier Bit des Informationsworts. Die Codewandlerschaltung 10 bewirkt also die Erzeugung der CODE+ - oder der CODE- -Worte der Tafel gemäß Fig. 2, wobei die bestimmte Auswahl eines der CODE+ - oder CODE- -Worte durch den Logikzustand des Wählsignals S bestimmt ist.
s

Der Parallel/Serien-Umsetzer 20 besteht aus einem Paralleleingabe/Serienausgabe-Schieberegister 201 und einer Lastbzw. Lade-Schiebesteuerschaltung, die mit diesem Schieberegister 201 gekoppelt ist und D-Flipflops 202 und 203 und ein NAND-Glied 204 enthält. Das Schieberegister 201 weist Eingangsanschlüsse E,D,C,B und A auf, die mit der Codewandlerschaltung 10 zum Empfang der entsprechenden Bit des parallelen 5-Bit-Codeworts von dessen höchstwertigem Bit bis zu dessen niedrigstwertigem Bit angeschlossen sind. Der Q-Ausgang des Schieberegisters 201 gibt eine Serienform des 5-Bit-Codeworts ab, wobei das höchstwertige Bit von dem Schieberegister zuerst verschoben wird, wobei sich dann die übrigen Bit in der Folge der niedriger werdenden Wertigkeit anschließen. Die D-Flipflops 202 und 203 und das NAND-Glied 204 arbeiten als Schieberegistersteuerschaltung und erzeugen abhängig von Schiebetaktimpulsen CK2 und von Steuertaktimpulsen CKl ein dem L-Eingangsanschluß des Schiebe-

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- 31 registers 201 zugeführtes Lade/Schiebesteuersignal.

Vor einer Ausführlichen Erläuterung der Disparitätsberechnungsschaltung 3O₅der Wählsignalgeneratorschaltung 40 und der DSV-Bestimmungsschaltung 50 wird noch auf die Arbeitsweise des Parallel/Serien-Umsetzers 20 eingegangen. Mit Bezug auf die Zeitsteuerdiagramme gemäß den Fig. 5A-5H sei angenommen, daß aufeinanderfolgende parallele 4-Bit-Informationsworte der Codewandlerschaltung 10 in aufeinanderfolgenden Perioden T. ₁,T.,T. ₁,... zugeführt werden. Die Codewandlerschaltung 10 bewirkt die Erzeugung eines entsprechenden 5-Bit-Codeworts abhängig von jedem zugeführten 4-Bit-Informationswort _f wobei die jeweilige Darstellung jedes Informationsworts auf der DSV beruht, die für die vorhergehenden Codeworte bestimmt worden war, wie das noch erläutert wird. Wie in Fig. ^B dargestellt, werden aufeinanderfolgende parallele 5-Bit-Codeworte am Beginn jeder Periode Τ.^,Τ.,Τ.,... erzeugt und wird jedes 5-Bit-Codewort den jeweiligen Eingangsanschlüssen A-E des Schieberegisters 201 zugeführt. Es sei erwähnt, daß jedes Codewort während der Dauer der jeweiligen Periode besteht.

Die Steuertaktimpulse CKl zeigen den Rechtecksignalverlauf gemäß Fig. 5C,und die Schiebetaktimpulse CK2 besitzen eine Frequenz, die das Fünffache der Frequenz der Steuertaktimpulse CKl ist, wie das in Fig. 5D dargestellt ist. Die Schiebe- und Steuertaktimpulse können von einem gemeinsamen Taktimpulsgenerator abgeleitet werden, wie das üblich ist. Der Zustand des Flipflops 202 folgt dem Zustand der Steuertaktimpulse CKl, wie das in Fig. 5E dargestellt ist. Das Flipflop 203 folgt dem Zustand des Flipflops 202 und ist demgegenüber um eine Periode der Schiebetaktimpulse CK2 verzögert. Der Zustand des Klipflops 203, wie er durch den Zustand des Ausgangssignals Qpn-i ^{an dessen} Q-Ausgang

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- 32 wiedergegeben ist, ist in Pig. 5F dargestellt.

Das NAND-Glied 204, das eine binäre "O" nur abhängig von einer binären "1", die jedem seiner Eingänge zugeführt ist, erzeugt, empfängt eine invertierte Form des Ausgangssignals Q_onoj wobei diese invertierte Form an dem Q-Ausgang des Flipflops 202 erzeugt wird, und empfängt auch das Ausgangssignal Q₂₀oj das am Q-Ausgang des Flipflops abgegeben wird. Daher und wie das in den Fig. 5E-5G. dargestellt ist, erzeugt das NAND-Glied 204 das Lade/Schiebesteuersignal Qp₀/, mit binärem "1"-Pegel jedesmal, wenn das Ausgangs signal Q₉n2 ^¹¹⁶ binäre "1" ist, oder jedesmal, wenn das Ausgangssignal Q₂₀^ eine binäre "0" ist. Wenn der binäre "O"-Pegel des Ausgangssignals Q_p02 ^mi* ^dem binären "1"-Pegel des Ausgangssignals Q_PiV, übereinstimmt, erzeugt das NAND-Glied 204 das Ladesignal Q₂₀4 ^mit binärer ¹¹O". Zu allen anderen Zeitpunkten erzeugt das NAND-Glied 204 das Schiebesignal Q_9n/, auf der binären "1". Wie in Fig. 5H dargestellt, wird das parallele 5-Bit-Codewort, das den Eingangsanschlüssen A-E des Schieberegisters 201 zu einem Zeitpunkt zugeführt wird, zu dem das binäre "0"-Ladesignal erzeugt wird, in das Schieberegister 201 geladen, wobei die Inh.alte dieses Schieberegisters seriell an dessen Ausgangsanschluß Q herausgeschoben werden, synchron mit jedem Schiebetaktimpuls CK2, jedesmal, wenn das NAND-Glied 2O4 ein binäres "1"-Schiebesignal erzeugt. Daher dient der Parallel/Serien-Umsetzer 20 zum Umsetzen des parallelen 5-Bit-Codeworts, das durch die Codewandlerschaltung 10 erzeugt ist, in ein bitserielles Codewort. Dieses Codewort kann dann moduliert werden, wie mittels eines NRZ-Modulators, übertragen werden, aufgezeichnet werden oder in anderer Weise verarbeitet werden.

Die Disparitätsberechnungsschaltung 30 bewirkt die Berechnung der Disparität des 5-Bit-Codeworts, das durch den Code-

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wandler 10 erzeugt ist. Es sei erinnert, daß die Disparität (DSP) wiedergegeben ist durch DSP = n., - n_ ; und n. + η = m (wobei hier m = 5)· Daher ergibt sich DSP = 2n. - 5· Die Disparitätsberechnungsschaltung 30 bewirkt die Berechnung der Disparität abhängig von der letzteren Gleichung und gibt zusätzlich eine Digitaldarstellung der berechneten Disparität ab. Aus der Tafel gemäß Fig. 2 ergibt sich weiter, daß dann, wenn das Wählsignal S eine binäre "0" ist, derart daß das CODE+ -Wort gewählt wird, die Disparität des CODE+ - Worts von dem ursprünglichen Informationswort bestimmt werden kann. In ähnlicher Weise kann, wenn das Wählsignal S eine binäre "1" ist, derart, daß das CODE- - Wort gewählt ist, die Disparität dieses CODE- - Worts von dem ursprünglichen Informationswort bestimmt werden. Die Disparität sberechnungsschaltung 30 enthält eine Zählschaltung, die das Zählen der Anzahl der binären "l"en erreicht, die in dem ursprünglichen Informationswort enthalten sind, wobei diese Zählschaltung aus einer Schaltung 30I zum Zählen der Anzahl der "l"en in den beiden niedrigstwertigen Bit des Informationsworts und einer Schaltung 302 zum Zählen der Anzahl der binären "l"en in den beiden höchstwertigen Bit des Informationsworts besteht. Die Schaltungen 3OI und 302 sind mit einem Volladdierer 303 gekoppelt, der zum Verdoppeln der gezählten Anzahl der binären"l"en und zum Subtrahieren der Zahl "5" davon dient. Insbesondere besteht die Schaltung aus einem UND-Glied 3OIA und einem Exklusiv-ODER-Glied 3OIE, wobei die Eingänge des UND-Glieds 30IA und des Exklusiv-ODER-Glieds 3OIE gemeinsam für den Empfang der niedrigstwertigen Bit D_n und D des Informationsworts angeschlossen sind. In ähnlicher Weise besteht die Schaltung 302 aus einem UND-Glied 3O2A und einem Exklusiv-ODER-Glied 3O2E, deren Eingänge gemeinsam zum Empfang der höchstwertigen Bit D und D„ des Informationsworts angeschlossen sind. Es ergibt sich, daß, wenn eine binäre "1" in keinem Bit des Bitpaars enthalten ist, das den jeweiligen Schaltungen 3°1 oder 302 zugeführt wird, sowohl das UND-Glied, als auch das Exklusiv-

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ODER-Glied binäre "0"en erzeugen. Wenn lediglich eine binäre "1" in dem Bitpaar enthalten ist, erzeugt das Exklusiv-ODER-Glied eine binäre "1", während das UND-Glied eine binäre "O" erzeugt. Wenn eine binäre "1" in beiden den jeweiligen Schaltungen 301 oder 302 zugeführten Bit enthalten ist, erzeugt das UND-Glied eine binäre "1" und erzeugt das Exklusiv-ODER-Glied eine binäre "OH. Daher ist die Anzahl der binären •Ί'·βη, die in dem 4-Bit-Informationswort enthalten sind, durch die jeweiligen Signale wiedergegeben, die durch die UND-glieder und Exklusiv-ODER-Glieder erzeugt sind, die die Schaltungen 301 und 302 enthalten.

Der Ausgang des UND-Glieds 301A ist mit dem Eingang B des Volladdierers 303 verbunden, während der Ausgang des Exklusiv-ODER-Glieds 301E mit dem Eingang B₁, der Ausgang des UND-Glieds 302A mit dem Eingang A„ und der Susgang des Exklusiv-ODER-Glieds 3O2E mit dem Eingang A_± des Volladdierers 303 verbunden sind. Der Volladdierer addiert die Summe zweier zugeführter 4-Bit-Worte, nämlich die den Eingangsanschlüssen A_,A ,Α» und A zugeführten Binärsignale mit den den Eingangsanschlüssen B_n,B ,B und B zugeführten Binärsignalen. Dabei wird den Eingangsanschlüssen A (niedrigstwertiges Bit) und A„ (höchstwertiges Bit) und auch dem Eingangsanschluß B_n (niedrigstwertiges Bit) eine binäre "1" zugeführt. Weiter wird dem Anschluß B (höchstwertiges Bit) eine binäre "0" zugeführt. Schließlich wird einenÜbertragseingangsanschluß C_ eine binäre "1" zugeführt. Das Ergebnis der Volladdition, d.h., eine 4-Bit-Digitaldarstellung der berechneten Disparität, wird an Ausgangsanschlüssen Σ_,2Γ.. , Σ"_ο und Έ. des Volladdierers 303 abgegeben.

Das selektive Voreinstellen der binären "l"en und "0"en an den bestimmten Eingangsanschlüssen des Volladdierers 303 dient zum Verdoppeln der Anzahl der binären "l"en, die in dem ursprünglichen Informationswort gezählt worden sind,

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wobei die Zahl "5" davon subtrahiert wird. Das Ergebnis dieser Digitalverarbeitung ist die berechnete Disparität des ursprünglichen Informationsworts. Dabei tritt das höchstwertige Bit der Digitaldarstellung am Ausgangsanschluß Σ„ und das niedrigstwertige Bit am Ausgangsanschluß 2\ auf. Das am Ausgangsanschluß ^_n auftretende Bit entspricht der Bitsumme an den Eingangsanschlüssen A + B + C . Insbesondere ist das am Ausgangsanschluß JT_n erzeugte niedrigstwertige Bit stets eine binäre "1". Dies ist in Übereinstimmung mit

der Disparität, die für jedes CODE+ - und jedes CODE Wort

s~ erzeugt wird, das in der Tafel gemäß Fig. 2 dargestellt ist.

Die Disparität, die durch die Digitalwiedergabe, die durch den Volladdierer 303 erzeugt ist, wiedergegeben ist, ist die Disparität des CODE+ - Worts, das dem ursprünglichen Informationswort entspricht. Es wird daran erinnert, daß das höchstwertige Bit dieses CODE+ - Wort eine binäre "0" ist, wobei dieses höchstwertige Bit dem Wählsignal S gleich ist. Daher ist diese Digitaldarstellung der Disparität richtig, wenn das ursprüngliche Informationswort in ein CODE+ - Wort codiert wird. Jedoch muß, wie sich das aus der Tafel gemäß Fig. 2 ergibt, wenn das ursprüngliche Informationswort in das CODE- - Wort codiert wird, die Polarität oder das Vor-

zeichen der berechneten Disparität invertiert werden. Die Digitaldarstellung, die von dem Volladdierer 303 erzeugt wird, entspricht der Disparität des CODE+ - Worts, und wird direkt von den jeweiligen Bit des ursprüngli_chen Informationswort bestimmt. Wenn jedoch das Informationswort durch dessen CODE- - Wort wiederzugeben ist, wobei das höchstwertige Bit des CODE- - Worts eine binäre "1" ist, wobei dieses höchstwertige Bit gleich dem Wählsignal S ist, muß die Digitaldarstellung, die an den Ausgängen des Volladdierers 303 erzeugt wird, geändert werden. Insbesondere ergibt sich aus der Tafel gemäß Fig. 2, daß die absolute Größe der Disparität des CODE+ - und des CODE- - Worts,die das gleiche Informationswort wiedergeben, identisch ist, wobei jedoch die

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Polarität oder das Vorzeichen der Disparität umgekehrt ist. Das heißt, die Disparität jedes CODE+-Worts ist das Zweierkomplement der Disparität jedes CODE- - Worts. Daher wird, wenn einmal die Disparität des CODE+ - Worts bestimmt ist, wie an den Ausgängen des Volladdierers 303 j wenn das CODE--Wort zu wählen ist, dann das Zweierkomplement der berechneten Disparität erzeugt . -»·»

Die Wahl oder Bestimmung des Zweierkomplements der berechneten Disparität wird durch Exklusiv-ODER-Glieder 304,305 und 306 abhängig vom Zustand oder von der Bedingung des Wählsignals S₀₁ erhalten, d.h., die Exklusiv-ODER-Glieder 3O4, 305,306 empfangen an einem Eingang das Ausgangs signal Σ.., £ bzw. Έ. des Volladdierers 3031 und am anderen Eingang das Wählsignal S . Es ergibt sich, daß dann, wenn das Wählsignal S eine binäre "0" ist, wodurch das CODE+ - Wort, das das Informationswort wiedergibt, zu wählen ist, die Exklusiv-ODER-Glieder 30^-306 die Bit Σ. - ΣΓ so wie sie sind hindurchführen. Wenn jedoch das Wählsignal S eine binäre "1" ist, als Ergebnis der Wahl des CODE- - Worts zur Darstellung des ursprünglichen Informationsworts, werden die Komplemente der jeweiligen ^it Σ - Z. durch die Exklusiv-ODER-Glieder 304-306 erzeugt. Die binäre "1", die am AusgangX_Q für alle Digitaldarstellungen der Disparität der CODE+ - Worte erzeugt wird, bleibt so wie sie ist, unabhängig, ob das Wählsignal S eine binäre "0" oder eine binäre ^ul" ist.· Die

berechnete Disparität ist nämlich eine ungerade Zahl, was erfordert, daß das niedrigstwertige Bit deren Digitaldarstellung eine binäre "1" ist.

Die Ausgangssignale der Exklusiv-ODER-Glieder 3Ο6,305,304 zusammen mit dem niedrigstwertigen Bit, das am Ausgangsanschluß Σ_ο des Volladdierers 3Ο3 abgegeben wird, ergeben die tatsächliche Digitaldarstellung der Disparität, die für das bestimmte Codewort berechnet ist, das zur Wieder-

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gäbe des ursprünglichen Informationsworts verwendet ist. Das höchstwertige Bit, d.h., das am Ausgang des Exklusiv-ODER-Glied 306 abgegebene Bit, gibt die Polarität der Disparität an, wobei eine binäre "1" negative Disparität und eine binäre "O" positive Disparität wiedergeben, wobei die übrigen Bit deren absolute Größe wiedergeben.

Die Wählsignalgeneratorschaltung 40 besteht aus einem Exklusiv-ODER-GIied 401, dessen Ausgang mit einem Inverter 402 gekoppelt ist. Es ist Zweck des Exklusiv-ODER-Glieds kOi, die Polarität der DSV, die von den vorhergehenden Codeworten abgeleitet ist, mit der Polarität des CODE+ - Worts, das das zu codierende Informationswort wiedergibt, zu vergleichen. Dieser Vergleich wird durch Vergleichen des höchstwertigen Bit der Disparität des CODE + - Worts, d.h., des Bit, das an dem ^„-Ausgang des Volladdierers 303 erzeugt ist, mit dem höchstwertigen Bit der Digitaldarstellung der DSV durchgeführt. Wenn die Polarität oder das Vorzeichen der Disparität gleich der Polarität oder dem Vorzeichen der DSV ist, erzeugt das Exklusiv-ODER-Glied 401 eine binäre "0". Wenn andererseits die Polaritäten der Disparität und der DSV voneinander verschieden sind, erzeugt das Exklusiv-ODER-Glied 401 eine binäre "1", wobei das jeweilige Ausgangssignal durch den Inverter 402 invertiert wird, an dessen Ausgang wiederum das Wählsignal S auftritt.

Es ergibt sich, daß die Wählsignalgeneratorschaltung k0 anfänglich den Codewandler 10 so steuert, daß im Allgemeinen vorläufig das CODE+ - Wort gewählt wird. Für den Fall, daß die Disparität dieses CODE+ - Worts eine Zunahme der DSV zur Folge hätte, wird die vorläufige Wahl derart umgeschaltet oder geändert, daß das CODE- - Wort in das Schieberegister 201 geladen wird. Wenn einmal das richtige Codewort gewählt ist, wird die DSV fortgeschrieben. Das heißt, die DSV, die abhängig von den vorhergehenden Codeworten bestimmt ist,

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wird so fortgeschrieben, daß sie zusätzlich auf dem vorliegenden Codewort beruht, das nun vom Schieberegister 201 seriell übertragen bzw. abgegeben wird.

Insbesondere wird die fortgeschriebene DSV durch Summieren der laufenden DSV, d.h., der DSV, die auf den vorhergehenden Codeworten beruht, mit der Disparität des nächstfolgenden Codeworts, d.h., der Disparität des Codeworts, das in das Schieberegister 201 geladen ist, bestimmt. Die DSV-Bestimmungsschaltung 50 ist so ausgebildet, daß sie diesen Summierbetrieb durchführt. Die DSV-Bestimmungsschaltung 50 besteht aus einem Volladdierer 501 und einer Verriegelungsschaltung 502. Der Volladdierer 501 kann dem Volladdierer 303 ähnlich sein und enthält einen Satz Α-Eingänge und einen Satz B-Eingänge. Die A-Eingänge sind mit der Digitaldarstellung der Disparität des 5-Bit-Codeworts versorgt, die in das Schieberegister 201 geladen werden bzw. geladen worden sind. Die B-Eingänge sind mit der Digitaldarstellung der laufenden DSV versorgt, d.h., der DSV, die für die vorhergehenden Codeworte bestimmt ist. Die Ausgänge £" , Έ.. , 2"p,^ des Volladdierers 501 geben eine 4-Bit-Digitaldarstellung der fortgeschriebenen DSV ab, wobei diese Darstellung der Summe der laufenden DSV und der Disparität des nächstfolgenden Codeworts entspricht. Diese Digitaldarstellung der fortgesehriebenen DSV wird Eingängen I ,1^,1 und I„ der Verriegelungsschaltung 502 zugeführt. Diese Verriegelungsschaltung besitzt üblichen Aufbau und enthält einen Ladeeingang, der zum Empfang von Steuertaktimpulsen CKl angeschlossen ist. Die Verriegelungsschaltung enthält auch Ausgangsanschlüsse Q.,Q,,Q₀ und Q zur Abgabe der fortgeschriebenen gespeicherten DSV, die den B-Eingängen des Volladdierers 501 zugeführt wird. Der Ausgangsanschluß Q« gibt dabei das höchstwertige Bit der fortgeschriebenen DSV und der Ausgangsanschluß Q_n gibt dabei dessen niedrigstwertiges Bit ab. Das höchstwertige Bit der DSV gibt dabei dessen Polari-

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tat oder Vorzeichen wieder und wird deshalb auch dem Exklusiv- ODER- GIi ed 4:01 zugeführt, in dem es mit dem höchstwertigen oder Vorzeichenbit der Disparität des CODE+ - Worts verglichen wird, das zur Wiedergabe des eingangsseitigen Inforraationsworts wählbar ist.

Die Schaltungsanordnung gemäß Fig. k erreicht so eine Verarbeitung eingangsseitiger Informationsworte in der in Fig. 3 schematisch dargestellten Weise, worauf ausdrücklich verwiesen wird.

Die in der Codierschaltung gemäß Fig. k erzeugten Codeworte werden durch eine kompatible Decodierschaltung erfaßt und decodiert, von der ein Ausführungsbeispiel in Fig. 6 darge-... stellt ist. Die in Fig. 6 dargestellte Decodierschaltung besteht aus einem Serien/Parallel-Schieberegister 701, einer Verriegelungsschaltung 704 und Exklusiv-ODER-Gliedern 710, 711,712 und 713. Das Serien/Parallel-Schieberegister 701 ist komplementär dem erläuterten Parallel/Serien-Schieberegister 201 und ist so ausgebildet, daß es das 5-Bit-Code·^* wort empfängt, das seriell seinem Eingangsanschluß I von beispielsweise einer magnetischen Abspieleinrichtung, wie einem Digital-VRT zugeführt wird. In Übereinstimmung mit einem .weiteren zugeführten Schiebetaktsignal CK2 wird das seriell empfangene Codewort an Ausgangsanschlüssen Q_n —ι bis Q d_es Schieberegisters 701 als paralleles 5-Bit-Wort abgegeben.

Die Verriegelungsschaltung 704 weist vorzugsweise eine übliche 5-Bit-Verriegelungsschaltung mit einem Trigger- oder Ladeeingangsanschluß zum Empfang von Steuertaktimpulsen CKl auf. Die Verriegelungsschaltung 704 weist Eingangsanschlüsse I -Ι· auf, die mit den entsprechenden Ausgangsanschlüssen Q_n-Q des Schieberegisters 701 verbunden sind, · zum Empfang des parallelen 5-Bit-Codeworts, das zur dargestellten Dekodierschaltung übertragen worden ist. Nach Über-

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tragung eines Codeworts aus dem Schieberegister 701 zur Verriegelungsschaltung 704 kann das Schieberegister 701 das nächstankommende Codewort aufnehmen, und kann das in der Verriegelungsschaltung 704 gespeicherte Codewort verarbeitet werden.

Aus der Erläuterung der Codierschaltung ergibt sich, daß, wenn das höchstwertige Bit des empfangenen Codeworts eine binäre "0" ist, die übrigen Bit des Codeworts so wie sie sind dem ursprünglichen Informationswort entsprechen. Andererseits sind, wenn das höchstwertige Bit des empfangenen Codeworts eine binäre "1" ist, die übrigen Bit des empfangenen Codeworts invertierte Formen oder Komplemente des ursprünglichen Informationsworts. Die Exklusiv-ODER-Glieder 710-713 bewirken eine Decodierung oder Wiedergewinnung der ursprünglichen Informationsbit von dem in der Verriegelungsschaltung 7O4 gespeicherten Codewort. Insbesondere sind die einen Eingänge der Exklusiv-ODER-Glieder 710-713 mit entsprechenden Ausgangsanschlüssen Q_n ^-Qo verbunden, wobei die anderen Eingänge gemeinsam mit dem Ausgang Q. der Verriegelungsschaltung 7O4 verbunden sind. Wenn das höchstwertige Bit des empfangenen Codeworts, das am Ausgangsanschluß Q· der Verriegelungsschaltung 7O4 abgegeben wird, eine binäre "0" ist, gehen die übrigen Bit an den Ausgangsanschlüssen Q₀-Q_n, so wie sie sind, durch die Exklusiv-ODER-Glieder 713-710 hindurch. Diese Bit entsprechen den ursprünglichen vier Bit D-D des Informationsworts. Wenn jedoch das höchstwertige Bit des gespeicherten Codeworts, das am Ausgangsanschluß Q, abgegeben wird, eine binäre "1" ist, werden invertierte Versionen oder Komplemente jedes der übrigen Bit des Codeworts, wie sie an den Ausgangsanschlüssen Q„-Q_Q abgegeben werden, durch die Exklusiv-ODER-Glieder 713-710 erzeugt und als Bit D -D_ des Informationsworts abgegeben.

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Es ergibt sich weiter, daß, wenn ein η-Bit-Informationswort als ein m-Bit-Codewort codiert ist, die Verriegelungsschaltung 7O4 m-Bit speichern können muß, und daß n-Exklusiv-ODER-Glieder zum Wiedergewinnen der ursprünglichen n-Informationsbit von dem gespeicherten m-Bit-Codewort verwendet werden.

Ein anderes Ausführungsbeispiel der Erfindung ist in Fig. dargestellt. Dieses Ausführungsbeispiel ist dem mit Bezug auf Fig. k erläuterten Ausführungsbeispiel ähnlich, mit der Ausnahme, daß bei dem Ausführungsbeispiel gemäß Fig. ein Detektor vorgesehen ist, um zu erfassen, wenn die laufende DSV gleich einem vorgegebenen Wert ist, und um gegebenenfalls die Wahl des nächstfolgenden Codeworts so zu steuern, daß unerwünschte Runlängen aufs· Äußerste verringert werden, wodurch nachteilige Einwirkungen aufgrund der Selbsttaktung des codierten Worts vermieden werden. Wie in Fig. 7 dargestellt, ist ein NAND-Glied 602 mit der Verriegelungsschaltung 502 gekoppelt und so ausgebildet, daß es erfaßt, wenn die Digitaldarstellung der in der Verriegelungsschaltung 502 gespeicherten DSV g_leich einem vorgegebenen Wert wie (z.B.) lOOOOJ ist. Bei dem dargestellten Ausführungsbeispiel sind die Eingänge des NAND-Glieds 602 mit den invertierenden oder komplementären Ausgangsanschlüssen Q3,Q2,Q1 bzw. QÖ der Verriegelungsschaltung 502 verbunden.

Weiter enthält das Ausführungsbeispiel gemäß Fig. 7 eine Zwischenspeicherschaltung, wie ein D-Flipflop 6OI. Der D-Eingang dieses Flipflops 60I ist mit dem Ausgang des Exklusiv-ODER-Glieds 3O6 verbunden und also so ausgebildet, daß es das höchstwertige Bit der Disparität empfängt, die für das unmittelbar vorhergehende Codewort berechnet worden ist. Das D-Flipflop 60I enthält weiter einen Zeitsteuerimpulseingangsanschluß zum Empfang des Steuertakt-

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impulses CKl zur Triggerung für die Speicherung des höchstwertigen Bit der Disparität des vorhergehenden Codeworts, wenn das Codewort bei der Verarbeitung von dem Schieberegister 201 verschoben wird. Es zeigt sich, daß, wenn die fortgeschriebene DSV, wie sie an den Ausgangsanschlüssen ^"_ - ϊΣ~ des Volladdierers 501 erzeugt wird, in der Verriegelungsschaltung 502 gespeichert ist, das höchstwertige Bit der Disparität, die zum Fortschreiben der DSV verwendet worden ist, in dem D-Flipflop 6OI gespeichert ist.

Bei dem Ausführungsbeispiel gemäß Fig. 7 wird eine Verknüpfungsschaltung 60 von dem NAND-Glied 602 betätigt zur Zufuhr des höchstwertigen Bit der Disparität des vorhergehenden Codeworts, wie es im Flipflop 60I gespeichert ist, zu dem Vergleicher, der das Exfclusiv-ODER-Glied 401 enthält und in dem es mit dem höchstwertigen Bit der berechneten Disparität für das vorläufig gewählte Codewort verglichen wird, wie es an dem Ausgangsanschluß So des Volladdierers 303 abgegeben wird. Insbesondere besteht die Verknüpfungsschaltung 60 aus einem Inverter 605, der mit dem Ausgang des NAND-Glieds 602 verbunden ist, zur Zufuhr einer invertierten Form des durch dieses NAND-Glied 6O2 erzeugten Ausgangssignals zu einem entsprechenden Eingang eines NAND-Glieds 606. Ein anderer Eingang des NAND-Glieds 606 ist mit dem Q-Ausgang des Flipflops 6OI zum Empfang des gespeicherten höchstwertigen Bit der Disparität des vorhergehenden Codeworts verbunden. Der Ausgang des NAND-Glieds 606 ist über ein invertierendes ODER-Glied 6θ4 mit einem Eingang des Exklusiv-ODER-Glieds 401 verbunden. Das invertierende ODER-Glied erzeugt dabei ein binäres "1"-Ausgangssignal jedesmal, wenn eine binäre "0" einem seiner Eingänge zugeführt ist. Das invertierende ODER-Glied erzeugt ein binäres "0"-Ausgangssignal nur dann, wenn eine binäre "1" jedem seiner Eingänge zugeführt ist. Der andere Eingang des invertierenden ODER-Glieds ist mit dem Ausgang eines NAND-Glieds 603 verbunden, dessen Eingänge

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mit dem Ausgang des NAND-Glieds 602 bzvr. dem Ausgangsanschluß Q_„ der Verriegelungsschaltung 502 verbunden sind.

Zur Wirkungsweise sei nun angenommen, daß das nächstfolgende Informationswort Γ1100J ist. Es wird daran erinnert, daß die Disparität des CODE+ - Worts,das dieses Informationswort wiedergibt, gleich -1 ist. Die Digitaldartstellung dieser Disparität ist fllll] . Diese Digitaldarstellung wird an den Ausgangsanschlussen Σ - 5f des Volladdierers 303 abgegeben.

Wenn beispielsweise die in der Verriegelungsschaltung 502 gespeicherte DSV gleich +1 ist, erzeugt das NAND-Glied 602 eine binäre "1". Folglich wird das NAND-Glied 602 bezüglich einer Zufuhr der binären "1", die im Flipflop 6OI gespeichert ist, zum Exklusiv-ODER-GIied 4θ1 gesperrt. Jedoch setzt die binäre "1" des NAND-Glieds 602 das NAND-Glied 603 zur Zufuhr des höchstwertigen Bit, d.h., des Vorzeichenbit der gespeicherten DSV zum invertierenden ODER-Glied 6o4. Da die gespeicherte DSV zu +1 angenommen ist entsprechend einer Digitaldarstellung [[OOOI J , ist dessen höchstwertiges Bit, wie es am Ausgangsanschluß Q„ der Verriegelungsschaltung 502 abgegeben wird, eine binäre "0". Diese binäre "0" wird dem gesetzten NAND-Glied 603 zugeführt, wo es invertiert und als binäre "1" dem invertierenden ODER-Glied zugeführt wird. Das invertierende ODER-Glied 6θ4 dient zum weiteren Invertieren dieser binären "1" zur Zufuhr einer binären "0" zum Exklusiv-ODER-Glied

Daher dient die Verknüpfungsschaltung 60 zum Koppeln des höchstwertigen Bit der gespeicherten DSV des Exklusiv-ODER-Glieds 4t01, wo es mit dem höchstwertigen Bit der berechneten Disparität verglichen wird, wie es am Ausgangsanschluß -£·„ des Volladdierers 3Ο3 abgegeben wird. Die berechnete Disparität ist durch j_llllj wiedergegeben, wobei

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dessen höchstwertiges Bit von dem höchstwertigen Bit:der gespeicherten DSV abweicht. Daher, wie das weiter oben erläutert ist, dient die Wählsignalgeneratorschaltung zum Erzeugen eines binären ¹¹O"-Wählsignals. Folglich wird das CODE+ - Wort [oilOOJ in das Schieberegister 201 geladen. Weiter wird aueh das höchstwertige Bit mit binärer "1" der berechneten Disparität durch das Exklusiv-ODER-Glied 3O6 dem Flipflop 601 zugeführt, in dem es gespeichert wird.

Der Volladdierer 501 ist an seinen A-Eingängen mit der Digitaldarstellung von -1 versorgt, d.h., mit £llll[|. Der Volladdierer ist an seinen B-Eingängen mit der Digitaldarstellung von +1 versorgt, d.h., mit foOOl^J . Der Volladdierer bewirkt eine Additiion der Disparität des gewählten Codeworts zur laufenden DSV. Als Ergebnis dieser Addition wird die fortgeschriebene DSV auf Null verringert, d.h., auf QoOOo]J. Diese fortgeschriebene DSV JOOOOJ wird in der Verriegelungsschaltung 502 gespeichert.

Es sei nun angenommen, daß das eingangsseitige Informationswort gleich jOOllj sei. Bei dem Ausführungsbeispiel gemäß Fig. 4, wird, da die laufende Disparität gleich Null ist, das Informationswort (jOOllJ , das entweder durch das CODE+ - Wort [oOOll] oder durch das CODE- - Wort [lliooj dargestellt sein kann, durch das CODE+ - Wort wiedergegeben. Es wird daran erinnert, daß das unmittelbar vorhergehende Codewort das Codewort [_01100 J ist. Wenn das nächstfolgende Codewort gleich FoOOllJ ist, ergibt sich jedoch eine bedeutende Runlänge binärer "0"en aus den abschließenden binären "0"en des vorhergehenden Codeworts, dem sich die ersten drei binären "0"en des nächstfolgenden Codeworts anschließen. Diese Runlänge kann die Selbsttaktung des Codeworts nachteilig beeinflußen. Folglich und gemäß dem Ausführungsbeispiel in Fig. 7 wird statt Wählen des CODE+ Worts vielmehr das CODE- - Wort gewählt.

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Insbesondere wird die laufende DSV mit £oOOOj durch das NAND-Glied 602 erfaßt. Dieses NAND-Glied 602 gibt eine binäre "O" zum Sperren des NAND-Glieds 603 ab, wodurch das Vorzeichenbit der gespeicherten DSV an einem Vergleich im Exklusiv-ODER-Glied 401 mit dem Vorzeichenbit der berechneten Disparität blockiert wird. Darüber hinaus invertiert der Inverter 6O5 die binäre "0", die durch das NAND-Glied 602 erzeugt ist, zum Setzen des NAND-Glieds 606. Die in dem Flipflop 60I gespeicherte binäre ¹¹I", die das Vorzeichenbit der Disparität des vorhergehenden Codeworts [OIIOO 3 wiedergibt, deren Disparität von -1—*-|]llllJ ist, wird durch das gesetzte NAND-Glied 606 invertiert und noch einmal durch das invertierende ODER-Glied 6o4 invertiert, wodurch es als binäre "1" einem Eingang des Exklusiv-ODER-Glieds 401 zugeführt wird. Der andere Eingang dieses ExKlüsiv-ODER-Glieds 1st mit dem Vorzeichenbit der Disparität versorgt, die für das CODE+ - Wort berechnet ist, das das Informationswort [OOIIJ wiedergibt. Es zeigt sich, daß dieses CODE+ - Wort gleich [oOOlljist, dessenDisparität gleich -1 ist oder [llllj. Deshalb ist das Esdclusiv-ODER-Glied 401 mit einer binären "1" an allen seinen Eingängen versorgt. Das heißt, daß das Vorzeichenbit der Disparität des Codeworts, das nun zu übertragen ist, gleich dem Vorzeichenbit der Disparität des unmittelbar vorhergehenden Codeworts ist. Aufgrund dieses Vergleichs erzeugt das E3dclusiv-0DER-Glied 401 eine binäre "0", die durch den Inverter 402 zum Erzeugen eines binären "1"-Wählsignals S invertiert wird. Daher wird statt einer Wahl des £ODE+ -

Worts foOOllJ, was eine unerwünschte Runlänge von binären ^M0"en von dem vorhergehenden Codewort zu dem vorliegenden Codewort ergeben würde, das CODE- - Wort [lllOOJ zur Wiedergabe des Informationsworts ^0011J gewählt.

Daher wird gemäß dem Ausführungsbeispiel gemäß Fig. 7 zur Vermeidung unerwünschter Runlängen, wenn die laufende DSV

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gleich Null ist, das Codewort, das zum Wiedergeben des nächstfolgenden Informationswortes gewählt ist, so gewählt, daß es eine Disparität entgegengesetzter Polarität zu der Disparität des unmittelbar vorhergehenden Codeworts besitzt. Wenn jedoch die laufende DSV nicht gleich Null ist, arbeitet das Ausführungsbeispiel gemäß Fig. 7 in der genau gleichen Weise wie das Ausführungsbeispiel gemäß Fig. h.

Fig. 8 zeigt nun ein Logikschaltbild eines anderenAusführungsbeispiels der Disparitätsberechnungsschaltung 30-Dieses Ausführungsbeispiel kann bei der Codierschaltung gemäß Fig. k oder Fig. 7 verwendet werden. Das Ausführungsbeispiel gemäß Fig. 8 weist mehrere NAND-Glieder A-L auf, wobei jedes NAND-Glied so ausgebildet ist, daß es erfaßt, wenn das zu codierende Informationswort gleich einem von mehreren vorgewählten Informationsworten ist, wobei nicht alle Bit dieser vorgewählten Informationsworte vorbestimmt sein müssen.

Die Ausgangssignale der NAND-Glieder A-D sind mit jeweiligen Eingängen eines invertierenden ODER-Glieds M verbunden, wobei das Ausgangssignal dieses invertierenden ODER-Glieds invertiert wird und als das höchstwertige oder Vorzeichenbit £„ der berechneten Disparität verwendet wird. Das invertierende ODER-Glied M ist also mit einem Satz von NAND-Gliedern verbunden.

Die NAND-Glieder A-E sind mit jeweiligen Eingängen eines invertierenden ODER-Glieds N verbunden, wobei das Ausgangssignal dieses invertierenden ODER-Glieds N weiter invertiert wird und als das nächste höchstwertige Bit £„ in der berechneten Disparität verwendet wird. Daher kann das invertierende ODER-Glied N als mit einem anderen Satz von NAND-Gliedern verbunden angesehen werden.

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Schließlich sind die NAND-Glieder E-L mit entsprechenden Eingängen eines invertierenden ODER-Glieds O verbunden, wobei der Ausgang dieses invertierenden ODER-Glieds als das nächstniedrigere Bit Σ._Λ der berechneten Disparität verwendet wird. Daher erzeugt jedes der invertierenden ODER-Glieder M,N und O, von denen die jeweiligen Bit .2L-, 2. und .2L für die Digitaldarstellung der berechneten Disparität abgeleitet werden, selektiv eine binäre "1" oder "O" für verschiedene Sätze von Informationsworten.

Fig. 9 zeigt ein anderes Ausführungsbeispiel einer Verknüpfungsschaltung, die die gleichen Funktionen erfüllt, wie die gemäß dem Ausführungsbeispiel nach Fig. 8 und die als Disparitätsberechnungsschaltung 30 bei der Codierschaltung gemäß Fig. 4 verwendbar ist. Eine ausführliche Erläuterung dieser Schaltungsanordnung gemäß Fig. 9 erscheint nicht erforderlich, es wird ausdrücklich auf das Schaltbild gemäß Fig. 9 Bezug genommen. Daraus ergibt sich, daß die Verknüpfungsschaltung gemäß Fig. 9 eine Digitaldarstellung der Disparität für das CODE+ - Wort erzeugt, das jedes Eingangsinformationswort wiedergibt, wie das in der Tafel gemäß Fig. 2 erläutert worden ist.

Für die Zwecke der Erfindung reicht es im Allgemeinen aus, daß jedes eingangsseitige Informationswort durch ein Codewort mit positiver Disparität wiedergegeben wird, und auch durch ein Codewort mit negativer Disparität, wobei selbstverständlich jedes der Codeworte ein,und nur ein,Informationswort wiedergibt.

Gemäß einem anderen Ausführungsbeispiel der Erfindung zeigt jedes CODE+ - Wort positive Disparität und jedes CODE- - Wort negative Disparität. Die Tafel gemäß Fig. 10 zeigt die jeweiligen CODE+ - und CODE- - Worte, die zur Wiedergabe jedes

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Informationsworts verwendet werden, zusammen mit der jeweiligen Disparität und deren Digitaldarstellung jedes Codeworts. Die Tafel gemäß Fig. 10 unterscheidet sich von der Tafel gemäß Fig. 2 darin, daß das höchstwertige Bit des CODE+ - Worts gemäß Fig. 10 entweder eine binäre "1" oder eine binäre "0" sein kann, während das höchstwertige Bit jedes CODE+ - Worts der Tafel gemäß Fig. 2 zwangsweise auf einer binären "0" war. Daher ist bei der Tafel gemäß Fig. 10 die Disparität jedes CODE+ - Worts positiv, während bei der Tafel gemäß Fig. 2 die Disparität jede CODE + - Worts entweder positiv oder negativ sein kann, abhängig von der jeweiligen Bitanordnung des Codeworts. In ähnlicher Weise zeigt jedes CODE- - Wort gemäß Fig. 10 nur negative Disparität, wobei das höchstwertige Bit der CODE- - Worte entweder eine binäre "0" oder eine binäre "1" sein kann, während bei der Tafel gemäß Fig. 2 jedes CODE- - Wort eine binäre "1" als höchstwertiges Bit besitzt und einige CODE- - Worte negative Disparität aufweisen.

Ein Ausführungsbeispiel einer Codierschaltung zum Codieren eines eingangsseitigen Informationswortes in ein Codewort gemäß der Tafel gemäß Fig. 10 ist in Fig. 11 wiedergegeben. Das Ausführungsbeispiel gemäß Fig. 11 weist einen Codewandler 10 und einen Parallel/Serien-Umsetzer 20 auf, die ähnlich dem Codewandler und dem Parallel/Serien-Umsetzer gemäß Fig.4 sind. Die Codierschaltung enthält weiter auch eine DSV-Bestimmungsschaltung 50, die ähnlich der weiter oben erläuterten DSV-Bestimmungsschaltung ist. Der Unterschied zwischen den Ausführungsbeispielen gemäß den Fig. 11 und 4 liegt darin, daß bei dem Ausführungsbeispiel gemäß Fig. 11 eine andere Disparitätsberechnungsschaltung 30 vorgesehen ist und weiter eine Erfassung- oder Fühlschaltung 70 vorgesehen ist, um festzustellen, ob das eingangsseitige Informationswort einem einer vorgewählten Anzahl von Informationsworten entspricht, und um bejahendenfalls den Betrieb

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- 49 des Codewandlers 10 in entsprechender Weise zu steuern.

Die Disparitätsberechnungsschaltung 30 besteht aus einem UND-Glied 315 und NAND-Gliedern 3I6-32O, wobei jedes der Glieder so ausgebildet ist, daß erfaßt wird, ob das eingangsseitige bzw. eingegebene Informationswort innerhalb vorgegebener Sätze enthalten ist. Insbesondere ist das UND-Glied 3I5 so ausgebildet, daß es erfaßt, ob das eingangsseitige Informationswort gleich foOOOJ ist, wobei dessen Eingänge über Inverter 311,312,313 und 314 zum Empfang der Bit D ,D ,D bzw. D des Informationsworts angeschlossen

O J- Ct J

sind. Wenn jedes dieser Bit eine binäre "0" ist, versorgen die jeweiligen Inverter das UND-Glied 315 mit einer binären "1" an jedem seiner Eingänge, wodurch das UND-Glied 3*5 eine binäre "1" erzeugt, die anzeigt, daß das eingegebene Informationswort £00003 ^ist· ^Die NAND-Glieder 316-320 sind selektiv mit invertierten und nichtinvertierten Bit des Informationsworts versorgt, so daß jedes NAND-Glied erfassen kann, ob das Informationswort einem zugeordneten vorgegebenen Wort entspricht. Bei der dargestellten Ausbildung erfaßt daher das NAND-Glied 316, ob das Informationswort JjLOOOj ist, erfaßt das NAND-Glied 3I7, ob das Informationswort [oiooj ist, erfaßt das NAND-Glied 3I8, ob das Informationswort [ooioj ist, erfaßt das NAND-Glied 319, ob das Informationswort jjLlllQ ist, und erfaßt das NAND-Glied 320, ob das Informationswort [OOOIJ ist. Diese NAND-Glieder 316-32O sind mit jeweiligen Eingängen eines invertierenden ODER-Glieds 321 verbunden, so daß das invertierende ODER-Glied 321 eine binäre "1" erzeugt, wenn das eingangsseitige Informationswort gleich einem der fünf vorgegebenen Worte ist, die von diesen NAND-Gliedern erfaßt werden.

Der Ausgang des UND-Glieds 3^5 ist mit einem entsprechenden Eingang eines Exklusiv-ODER-Glieds 323 verbunden,und der Ausgang des invertierenden ODER-Glieds 321 ist mit einem ent-

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sprechenden Eingang eines Exklusiv-ODER-Glieds 324 verbunden. Die anderen Eingänge der Exfelusiv-ODER-Glieder
323 und 324 sind gemeinsam zum Empfang einer invertierten Form des höchstwertigen Bit der Digitaldarstellung der
laufenden DSV angeschlossen, die in der Verriegelungsschaltung 502 gespeichert ist. Dieses höchst-wertige Bit, das
das Vorzeichen oder die Polarität der laufenden DSV wiedergibt, d.h., der DSV, die für die vorhergehenden Codeworte bestimmt worden ist, ist an einem Ausgangsanschluß Q_ der Verriegelungsschaltung 502 abgegeben und wird über einen
Inverter 322 den gemeinsam verbundenen Eingängen der
Exklusiv-ODER-Glieder 323,324 zugeführt. Die Ausgangssignale des Inverters 322, des Exklusiv-ODER-Glieds 323 und
des Esdclusxv-ODER-Glieds 324 entsprechen den drei höchstwertigen Bit der berechneten Disparität des Codeworts,
das zur Wiedergabe des eingangsseitigen Informationsworts verwendet ist. Das niedrigstwertige Bit der Disparität ist eine binäre "1", wodurch wiedergegeben wird, daß
die Disparität eine ungeradzahlige positive oder negative Zahl ist. Diese 4-Bit-Darstellung der berechneten Disparität wird den Α-Eingängen des Volladdierers 501 zugeführt. Die Digitaldarstellung der laufenden DSV wird den B-Eingängen dieses Volladdierers 5OI zugeführt, wie bei den vorstehenden Ausführungsbeispxelen. Wie bereits erläutert, summiert der Volladdierer 501 die Disparität und die laufende DSV zum Erzeugen einer Digitaldarstellung der fortgeschriebenen DSV, wobei diese fortgeschriebene DSV in
der Verriegelungsschaltung 502 gespeichert wird, wenn das Codewort seriell von dem Schieberegister 201 varschoben
wird.

Die Fühlschaltung 70 ist so ausgebildet, daß sie fühlt oder erfaßt bzw. feststellt, ob das eingangsseitige Informationswort drei oder mehr binäre "l"en enthält. Daher besteht die

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Fühlschaltung 70 aus NAND-Gliedern 4ll,4l2,4l3,4l4, wobei jedes NAND-Glied drei Eingänge besitzt, die zum Empfang entsprechender der Informationswort-Bit angeschlossen sind. Insbesondere erfaßt das NAND-Gl i.ed 4ll, ob das eingangsseitige Informationswort [ XlIl] ist, erfaßt das NAND-Glied 412, ob das Informationswort flXlljist, erfaßt das NAND-Glied 413, ob das Informationswort fllXlJist, und erfaßt das NAND-Glied 4l4, ob das eingangsseitige Informationswort £lllXjist. Alle diese NAND-Glieder sind betreibbar zum Erfassen, ob das Informationswort £llllj ist. Die Ausgänge der NAND-Glieder 4ll-4l4 sind mit entsprechenden Eingängen eines invertierenden ODER-Glieds 415 verbunden. Daher erzeugt das invertierende ODER-Glied 4l5 eine binäre "1", wenn eines der erwähnten vorgegebenen Informationsworte, d.h., ein Informationswort mit drei binären ^Ml"en, empfangen ist. Das Ausgangssignal dieses invertierenden ODER-Glieds 415 wird mit dem höchstwertigen Bit, d.h., dem Vorzeichenbit der laufenden DSV verglichen, die in der Verriegelungsschaltung 502 gespeichert ist, mittels eines Exklusiv-ODER-Glieds 4l6. Das Ausgangssignal des Exklusiv-ODER-Glieds 4l6 wird

als höchstwertiges Bit des Codeworts verwendet und weiter sind, wenn dieses Ausgangssignal eine binäre "1" ist, die übrigen vier Bit des Codeworts invertierte Formen des eingangsseitigen Informationsworts. Wenn jedoch das Ausgangssignal des Exklusiv-ODER-Glieds 4l6 eine binäre "0" ist, entsprechen die übrigen vier Bit des Godeworts dem Informationswort, so wie es ist.

Die Fühlerschaltung 70 arbeitet mit dem Codewandler 10 zur Erzeugung eines CODE- - Wortes zusammen, dessen höchstwertiges Bit eine binäre "0" ist und das negative Disparität besitzt, wenn die laufende DSV positiv ist, mit der Ausnahme von fünf verschiedenen Bedingungen für das eingangsseitige Informationswort. Wenn eine dieser fünf Bedingungen bzw. Zustände vorliegt, wird das höchstwertige

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Bit des Code- - Worts in eine binäre "1" umgeändert. In ähnlicher Weise steuert die Fühlerschaltung 70 den Codewandler 10 zum Erzeugen eines CODE+ - Worts mit positiver Disparität, dessen höchstwertiges Bit eine binäre "1" ist, wenn die laufende DSV negativ ist, mit Ausnahme der gleichen fünf Zustände bzw. Bedingungen. Beim Auftreten einer dieser Bedingungen ist das höchstwertige Bit des CODE+ - Worts eine binäre "0". Wie erwähnt, sind diese fünf Bedingungen durch fünf verschiedene Informationsworte wiedergegeben, deren jedes mindestens drei binäre "l"en besitzt. Es sei erwähnt, daß auch das Ausführungsbeispiel gemäß Fig. 11 mit einer Verknüpfungsschaltung 60 versehen sein kann, wie sie mit Bezug auf Fig. 7 erläutert worden ist, oder einer in anderer Weise ausgebildeten Verknüpfungsschaltung, um auf diese Weise unerwünschte Runlängen zu verhindern.

Ein weiteres Ausführungsbeispiel der Erfindung ist in Fig. dargestellt. Bei diesem Ausführungsbeispiel kann ein Lesespeicher, wie ein üblicher ROM zum Durchführen der erwähnten Funktionen des Codewandlers 10 und der Disparitätsberechnungsschaltung 30 bei den Ausführungsbeispielen gemäß den Fig. k und 7 verwendet werden. Dieser ROM 110 kann auch zum Durchführen des erwähnten Betriebes der Fühlschaltung 70 bei dem Ausführungsbeispiel gemäß Fig. 11 verwendet werden. Die Codierschaltung gemäß Fig. 12 enthält auch den Parallel/ Serien-Umsetzer 20 und die DSV-Bestimmungsschaltung 50, die beide bereits erläutert worden sind.

Der ROM 110 weist beispielsweise 32 adressierbare Speicherplätze auf, wobei in jedem Speicherplatz ein 8-Bit-Wort aus den Bit D„-D gespeichert ist, wobei die Bit D-Dr das 5-Bit-Codewort enthalten, und wobei die Bit D_-D_ die drei höchstwertigen Bit der Digitaldarstellung der Disparität enthalten. Jeder Speicherplatz wird durch ein 5-Bit-Adre.ß -

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wort adressiert, das Adre.ßeingangsanschlüssen A-A^ zuführbar ist. Das höchstwertige Bit des Adreß worts ist das Vorzeichenbit der DSV. Der Ausgangsanschluß Q„ der Verriegelungsschaltung 502 ist daher mit dem Eingangsanschluß A. des ROM 110 verbunden. Die übrigen vier Bit des Adreß.worts bestehen aus dem 4-Bit-Informationswort Γ^ο»

Wenn das Ausführungsbeispiel gemäß Fig. 12 zum Erfüllen der Tafel gemäß Fig. 10 verwendet ist, dann werden jedesmal, wenn das Vorzeichenbit der laufenden DSV eine binäre "0" ist, was eine positive DSV wiedergibt, diejenigen Speicherplätze im ROM 110 adressiert, in denen die CODE- - Worte gespeichert sind, wobei die bestimmte Adresse durch das Informationswort bestimmt wird. Andererseits werden,wenn das Vorzeichenbit der laufenden DSV eine binäre "1" ist, was eine negative DSV wiedergibt, diejenigen Speicherplätze adressiert, in denen die CODE+ - Worte gespeichert sind. Dabei wird der bestimmte Speicherplatz durch die Bitanordnung des Informationsworts bestimmt. Daher ist das bestimmte Codewort, das aus dem adressierten Speicherplatz des ROM ausgelesen wird, die richtige Darstellung des Informationsworts, das empfangen worden ist, wobei sie abhängig von der Polarität der laufenden DSV gewählt ist. Zusätzlich speichert der genau gleiche Speicherplatz, aus dem das gewählte Codewort ausgelesen wird, drei der vier Bit, die die Disparität des Codeworts wiedergeben. Diese drei Bit werden ebenfalls aus dem adressierten Speicherplatz des ROM 110 ausgelesen und zusammen mit einer binären "1" den A-Eingängen des Volladdierers 501 zugeführt.

Ein anderes Ausführungsbeispiel der Erfindung ist in Fig. 13 wiedergegeben. Das Ausführungsbeispiel gemäß Fig. I3 ist ähnlich dem Ausführungsbeispiel gemäß Fig. 11, mit

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der Ausnahme, daß eine geänderte DSV-Bestimmungsschaltung 50 vorgesehen ist und in Zusammenhang mit dieser geänderten DSV-Bestimmungsschaltung 50 die Disparitätsberechnungsschaltung 30 weggelassen ist. Das Ausführungsbeispiel gemäß Fig. I3 enthält also den Codewandler 10, den Parallel/ Serien-Umsetzer 20, die DSV-Bestimmungsschaltung 50 und die Fühlschaltung 70.

Die DSV-Bestimmungsschaltung 50 besteht aus einem Zweirichtungszähler 5IO, dessen ZeitSteuerimpulseingangsanschluß Zeitsteuerimpulse CK3 empfängt, und dessen Zählrichtungssteueranschluß mit dem Q-Ausgang des Schieberegisters 201 verbunden ist, um jedes aufeinanderfolgende Bit, das von dem Register 201 verschoben wird, zu empfangen. Der Zweirichtungszähler 5IO ist vorzugsweise ein 4-Bit-Zähler, und ein Ausgang Q ist für das höchstwertige Bit des akkumulierten Zählerstands vorgesehen.

Der Zweirichtungszähler 510 bewirkt eine "Integration" der binären "l"en der Codeworte, die aufeinanderfolgend und seriell aus dem Schieberegister 201 herausgeschoben werden. Daher gibt der momentane Zählerstand im Zweirichtungszähler 5IO zu einem gegebenen Zeitpunkt die DSV der zuvor übertragenen Codeworte an. Insbesondere ermöglicht eine von dem Q-Ausgang des Schieberegister 201 zum Zählrichtungssteueranschluß des Zweirichtungszählers 510 zugeführte binäre "1", daß dessen Zählerstand abhängig von jedem Zeitsteuerimpuls CK3 inkrementiert (vorwärtsgezählt) wird. Eine dem Zählrichtungssteueranschluß zugeführte binäre "0" erreicht, daß der Zählerstand abhängig von jedem Zeitsteuerimpuls dekrementiert (rückwärtsgezählt) wird. Die Zeitsteuerimpulse CK3 sind invertierte Formen der erwähnten Taktimpulse CK2, und jeder Zeitsteuerimpuls CK3 ist mit dem übertragenen Bit des Codeworts synchronisiert. Daher ist, nachdem ein Bit aus dem Schieberegister 201 herausgeschoben worden ist, der

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Zählerstand des Z-weirichtungszählers 510 entweder inkrementiert, wenn das herausgeschobene Bit eine binäre "1" war, oder dekrementiert, wenn dieses Bit eine binäre "0" war. Nachdem ein vollständiges Codewort aus dem Schieberegister 201 herausgeschoben ist, gibt das höchstwertige Bit des dann im Zweirichtungszähler 501 vorhandenen Zählerstandes die Polarität der DSV wieder, d.h., dieses höchstwertige Bit gibt an, ob die DSV positiv oder negativ ist.

Wie bei dem zuvor erläuterten Ausführungsbeispiel gemäß Fig. 11 wird dieses am Ausgang Q des Zweirichtungszählers 510 abgegebene Vorzeichenbit, das dem am Ausgang Q_ der Verriegelungsschaltung 502 abgegebenen Vorzeichenbit vergleichbar ist, dem Exklusiv-ODER-Glied 4l6 zum Steuern des Betriebes des Codewandlers 10 in der erläuterten Weise zugeführt.

Die Erfindung wurde bisher anhand von Ausführungsformen erläutert, bei denen das Informationswort aus vier Bit (n = 4) und das Codewort aus 5 Bit (m = 5) bestand. Jedoch können Informations- und Codeworte auch eine größere Bitzahl aufweisen. Bei Verwendung der Erfindung bei beispielsweise einem Digital-VTR besteht jedes Informationswort vorzugsweise aus 8 Bit ( η - 8) zur Wiedergabe des abgetasteten Videosignals.

Fig. 14 zeigt ein anderes Ausführungsbeispiel der Erfindung, bei dem ein 8-Bit-Informationswort in ein 9-Bit-Codewort (m = 9) codiert wird. Dieses Ausführungsbeispiel arbeitet gemäß der gleichen Betriebstheorie wie das mit Bezug auf Fig. 4 erläuterte Ausführungsbeispiel und weist einen Codewandler 10, einen Parallel/Serien-Umsetzer 20, eine Disparität sberechnungsschaltung 30, eine Wählsignalgeneratorschaltung 4θ und eine DSV-Bestimmungsschaltung 50 auf. Der Codewandler 10 enthält Exklusiv-ODEH-Glieder 101-108, die ähnlich den bereits erwähnten Exklusiv-ODER-Gliedern 101-104 sind. Jedes Exklusiv-ODER-Glied enthält einen Eingang, der

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zum Empfang eines entsprechenden Bit D-D des 8-Bit-Informationsworts angeschlossen ist. Die Ausgangssignale der Exklusiv-ODER-Glieder werden einem Schieberegister für parallele Eingangssignale/serielle Ausgangssignale zugeführt, das bei dem dargestellten Ausführungsbeispiel aus einem Schieberegister 201 zusammen mit einem D-Flipflop 205 besteht. Zusätzlich zu den durch die Esdclusiv-ODER-Glieder 101-IO8 abgegebenen acht Bit, wobei diese acht Bit die acht Bit geringerer Wertigkeit des 9-Bit-Codeworts bilden, wird das Wählsignal S , das in einer Weise erzeugt wird, die ähnlich der Erzeugung des Wählsignals S in Fig.4 ist, als das höchstwertige Bit dem Schieberegister zugeführt. Üblicherweise sind die meisten Schieberegister für.; paralleles Eingangssignal und serielles Ausgangssignal mit acht getrenntenEingangsanschlüssen versehen. Daher ist zum Erreichen einer seriellen Form des 9-Bit-Codeworts das D-Flipflop 205 vorgesehen, das das niedrigstwertige Bit dieses Codeworts empfängt, wobei dann, wenn das Schieberegister zum Herausschieben der darin gespeicherten Bit betätigt ist, dieses niedrigstwertige Bit aus dem Flipflop 205 zum Schieberegister 201 verschoben und dann durch dessen entsprechende Stufen verschoben wird, bis es am Ausgangsanschluß Q auftritt. Selbstverständlich kann, wenn ein 9-Bit-Parallel/ Serien-Schieberegister vorgesehen wird, dieses Flipflop weggelassen werden und können alle neun Bit des Codeworts parallel einem solchen Schieberegister zugeführt werden.

Eine Tafel, die die jeweiligen CODE+ - und CODE- - Worte wiedergibt, die zur Wiedergabe jedes 8-Bit-Informationswortes wählbar sind, zusammen mit der Disparität eines solchen Codeworts, ist in Fig. I5 dargestellt.

Die Disparitätsberechnungsschaltung 30 bei dem Ausführungsbeispiel gemäß Fig. Ik ist vorzugsweise ein Lesespeicher oder ROM 33O mit 256 adressierbaren Speicherplätzen. Das 8-Bit-

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Informationswort D_n-D₇ wird als ein 8-Bit-Adreß wort verwendet zum Auslesen der vier höchstwertigen Bit der 5-Bit-Digitaldarstellung der Disparität für jedes CODE+ - Wort, das zur Wiedergabe der jeweiligen Informationsworte verwendet werden kann. Abhängig von dem Logikzustand des Selektions- oder Wählsignals S₀ werden diese vier höchstwertigen Bit entweder so verwendet, wie sie sind zur Darstellung der Disparität eines CODE+ - Worts oder werden diese Bit invertiert zur Darstellung der Disparität eines CODE- Worts. E:xklusiv-ODER-Glieder 30^-307 führen selektiv die vier höchstwertigen Bit der Digitaldarstellung der Disparität, die aus dem ROM 33O ausgelesen ist, hindurch oder invertieren sie. Eine Digitaldarstellung der Disparität wird den Α-Eingängen eines Volladdierers mit einer ersten Stufe 5OI und einer zweiten Stufe 503 zugeführt. Die Digitaldarstellung der laufenden DSV wird den B-Eingängen dieses Volladdierers 5°1 zugeführt. Zusätzlich, und wie das in dem Ausführungsbeispiel gemäß Fig. k erläutert worden ist, wird das aus dem ROM 330 ausgelesene höchstwertige Bit mittels des Exklusiv-ODER-Glieds 401 mit dem höchstwertigen Bit oder dem Vorzeichenbit der DSV verglichen.

Die meisten üblichen Volladdiererschaltungen können zwei zugeführte 4-Bit-Worte addieren. Bei dem in Fig. lh dargestellten Ausführungsbeispiel sind sowohl die Disparität als auch die DSV durch 5-Bit-Worte wiedergegeben. Um eine Volladdition solcher 5-Bit-Worte zu erreichen, ist es notwendig, zwei 4-Bit-Volladdiererstufen 5OI und 5O3 vorzusehen. Selbstverständlich werden dabei in der Stufe 503 lediglich die höchstwertigen Bit der Disparität und der DSV summiert, wobei für richtige Summierung ein Übertragsbit von einem tJbertragsausgangsanschluß C. der Stufe 5OI zu einem Ubertragseingangsanschluß der Stufe 503 zuführbar ist.

Die Summierung der 5-Bit-Disparitäts- und -DSV- orte wird

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durcheine fortgeschriebene 5-Bit-DSV wiedergegeben, die an Ausgangsanschlüssen 2 _ Σ der Stufe 501 und dem Ausgangsanschluß ^ der Stufe 503 abgegeben ist. Diese 5-Bit-Darstellung der fortgeschriebenen DSV" wird in einer Verriegelungsschaltung gespeichert, die aus Stufen 502 und 5O4 besteht. Die Stufe 502 ist eine 4-Bit-Verriegelungsschaltung, die die vier niedrigerwertigen Bit der fortgeschriebenen DSV speichert, und die Stufe 5O4 speichert das höchstwertige oder Vorzeichenbit der fortgeschriebenen DSV. Die Stufen 502 und 50% können in einer einzigen Verriegelungsschaltung für mindestens fünf Bit integriert sein.

In einer dem Ausführungsbeispiel gemäß Fig. 4 ähnlichen Weise codiert das Ausführungsbeispiel gemäß Fig. lA ein 8-Bit-Informationswort in ein 9-Bit-Codewort, dessen Disparität so ist, daß die laufende DSV in Richtung auf Null verringert wird. Das heißt, wenn die DSV" der vorhergehenden Codeworte positiv ist, besitzt das Codewort, das zur Wiedergabe des eingegebenen Informationsworts gewählt ist, negative Disparität. Andererseits besitzt, wenn die laufende DSV negativ ist, das zur Wiedergabe des eingangsseitigen Informationsworts gewählte Codewort positive Disparität. Weiter kann der absolute Maximalpegel, den die DSV erreichen kann, + 9 sein.

Fig. l6 zeigt ein Ausführungsbeispiel eines Decodierers, der zum Decodieren des 9-Bit-Codeworts ausgebildet ist, das mittels der Codierschaltung gemäß Fig. lA erzeugt ist. Dieser Decodierer ist ähnlich dem Decodierer, der weiter oben mit Bezug auf Fig. 6 erläutert worden ist, mit der Ausnahme, daß er neun Bit statt fünf Bit empfangen kann und diese neun Bit in ein 8-Bit-Signal decodieren kann, statt in ein 4-Bit-Signal. Der Decodierer gemäß Fig. 16 besteht aus einem Serien/Parallel-Schieberegister aus Stufen 701 und 702, die

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die seriell übertragenen Bit des 9-Bit-Codeworts empfangen und diese Bit in paralleler Form zwischenspeichern. Diese parallelen Bit werden dann in eine Verriegelungsschaltung aus Stufen 7O4 und 705 geladen, aus denen die acht niedrigstwertigen Bit entsprechenden Eingängen von Exklusiv-ODER-Gliedern 710 und 717 zugeführt werden, wobei das höchstwertige Bit gemeinsam dem übrigen Eingang jedes der Exklusiv- ODER- Glieder 7IO-717 zugeführt wird.

Ein weiteres Ausführungsbeispiel der Erfindung ist in Fig. 17 dargestellt, bei dem o-Bit-Informationswort in ein 10-Bit-Codewort (m = 10) codiert wird. Dieser Codierer ist ähnlich dem Codierer gemäß Fig. 14, mit der Ausnahme, daß das Codewort mit zwei redundanten Bit versehen ist. Diese beiden redundanten Bit sind Komplemente zueinander, d.h., das eine ist eine binäre "1" und das andere ist eine binäre "0". Da das Codewort nun mit einer geraden Bitzahl versehen ist, können mehrere CODE+ - und CODE- - Worte eine Null-Disparität besitzen, d.h., solche Codeworte können aus einer gleichen Anzahl binärer "l"en und "0"en gebildet sein. Ein Vorteil beim Vorsehen von Codeworten mit Null-Disparität ist, daß die DSV auf innerhalb enger Grenzen eingeschränkt werden kann.

G_emäß Fig. I7 besteht das Parallel/Serien-Schieberegister aus Stufen 211,212 und 213, wobei jede Stufe durch ein ^-Bit-Schieberegister gebildet ist. Die vier höchstwertigen Bit des 10-Bit-Codeworts werden in die Stufe 211 geladen, die nächsten vier Bit niedriger Wertigkeit werden in die Stufe 212 geladen und die beiden Bit niedrigster Wertigkeit werden in die Stufe 213 geladen. Diese Bit werden seriell von der Stufe 213 durch die Stufen 212 und 211 verschoben zur Abgabe vom Q-Ausgang der Stufe 211. Die übrige Schaltung des Parallel/Serien-Umsetzers 20 sowie der Dis-

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paritätsberechnungsschaltung 30, der Wählsignalgeneratorschaltung 4θ und der DSV-Bestimmungsschaltung 50 ist gleich der, die mit Bezug auf das Ausführungsbeispiel gemäß Fig. 14 erläutert worden ist.

Es ist festzuhalten, da das Codewort, das durch das Ausführungsbeispiel gemäß Fig. 17 erzeugt wird, aus einer geraden Bitzahl besteht, weshalb die Disparität jedes Codeworts in ähnlicher Weüse geradzahlig ist. Daher ist das niedrigstwertige Bit in der Digitaldarstellung der Disparität stets eine binäre ¹¹O".

Fig. 18 zeigt eine Tafel, die die jeweiligen CODE+ - und CODE- - Worte wiedergibt, die jedes eingangsseitige Informationswort wiedergeben können, zusammen mit der entsprechenden Disparität eines solchen Codeworts. Das Wählsignal S wird· in der gleichen Weise bestimmt wie bei dem

Ausführungsbeispiel gemäß Fig. 14. Es sei erwähnt, daß die beiden höchstwertigen Bit des CODE+ - Worts [jLOJ sind, wenn das Wählsignal eine binäre "0" ist, und daß die beiden höchstwertigen Bit jjDlJ sind, wenn das Wählsignal eine binäre "1" ist.

Aus den Ausführungsbeispielen gemäß Fig. 14 und 17 ist zu folgern, daß sie im wesentlichen zueinander gleich sind, wenn angenommen ist, daß bei beiden Ausführungsbeispielen das Codewort 1 höchstwertige Bit mit 1=1 oder 2 enthält. Dann ist die Arbeitsweise des Ausführungsbeispiels gemäß Fig. 17 im wesentlichen gleich der des Ausführungsbeispiels gemäß Fig. 14. Ein Ausführungsbeispiel eines Decodierers, der mit der Codierschaltung gemäß Fig. 17 kompatibel ist, ist in Fig. I9 dargestellt. Es zeigt sich, daß dieser Decodierer ähnlich dem Decodierer ist, der mit Bezug auf Fig.l6 erläutert worden ist. Der Decodierer enthält ein Serien/ Parallel-Schieberegister aus Stufen 701,702 und 7Ο3, die die seriell übertragenen Bit des ΙΟ-Bit-Codeworts empfangen

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und, wenn das Schieberegister geladen ist, diese 10 Bit in paralleler Form zu einer Verriegelungsschaltung aus Stufen 704,705 und 706 übertragen. Jede Stufe des Schieberegisters ist ein vierstufiges Schieberegister handelsüblicher Bauart. Wie dargestellt, ist der Ausgangsanschluß Q_, der dem höchstwertigen Bit der Stufe 701 entspricht, mit dem Eingangsanschluß I der Stufe 702 verbunden und ist der Ausgangsanschluß Q dieser Stufe mit dem Eingangsanschluß I der nächstfolgenden Stufe 703 verbunden. Daher wird das höchstwertige Bit des 10-Bit-Codeworts seriell durch die Stufen 701 und 702 zur Stufe 703 übertragen.

Jede Stufe der Verriegelungsschaltung ist durch eine 4-Bit-Verriegelungseinrichtung gebildet, deren Eingangsanschlüsse mit den Ausgangsanschlüssen einer entsprechenden Stufe des Schieberegisters verbunden sind, und dessen Ausgangsanschlüsse mit entsprechenden Eingängen von Exklusiv-ODER-Gliedern 7IO-718 verbunden sind. Es zeigt sich, daß die acht Bit, die in den Stufen 704 und 705 der Verriegelungsschaltung gespeichert sind, zum Wiedergewinnen des ursprünglichen eingangsseitigen Informationsworts verwendet werden. Die beiden höchstwertigen Bit des Codeworts sind in der Stufe 706 der Verriegelungsschaltung gespeichert. Aus der Tafel gemäß Fig. 18 ergibt sich, daß dann, wenn ein CODE+ - Wort empfangen wird, das am Ausgangsanschluß Q der Stufe 706 abgegebene Bit eine binäre "0" ist und das am Ausgangsanschluß Q₁ abgegebene Bit eine binäre "1" ist. Umgekehrt sind, wenn ein Code- - Wort empfangen wird, das am Ausgangsanschluß Q_n der Stufe 706 abgegebene Bit eine binäre "1" und das am Ausgangsanschluß Q₁ abgegebene Bit eine binäre "0". Folglich kann das am Ausgangsanschluß Q» abgegebene Bit zur Steuerung des Betriebs der Exklusiv-ODER-Glieder 7IO-7I7 verwendet werden zum selektiven Hindurchführen der acht niedrigerwertigen Bit des empfangenen Codeworts, d.h., zum Wiedergewinnen des ursprünglichen Informationsworts oder zum Invertieren dieser acht Bit zum Wieder-

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gewinnen des Informationsworts. Wenn das CODE+ - Wort empfangen wird, führen die Exklusiv-ODER-Glieder 710-717 die acht niedrigerwertigen Bit des Code-worts sowie sie sind hindurch. Wenn ein CODE- - Wort empfangen wird, invertieren die Exklusiv-ODER-Glieder 7IO-717 diese acht Bit.

Aus der vorstehenden Erläuterung und aus Fig. 18 ergibt sich, daß bei dem 10-Bit-Decodi'erer die beiden höchstwertigen Bit sich voneinander unterscheiden müssen. Wenn diese Bit gleich sind, ist das empfangene Codewort fehlerhaltig bzw. fehlerbehaftet. Folglich ist ein zusätzliches Exklusiv-ODER-Glied 718 vorgesehen zum Vergleich dieser beiden Codebit, das als Fehlerdetektor arbeitet. Wenn diese Codebit voneinander verschieden sind, erzeugt das Exklusiv-ODER-Glied 718 eine binäre "1", was richtigen Empfang wiedergibt. Wenn jedoch diese Codebit einander gleich sind, erzeugt das Exklusiv-ODER-Glied 718 eine binäre "O" zur Anzeige, daß ein Fehler in dem empfangenen Codewort vorliegt. Diese Fehleranzeige kann zum Sperren des wiedergewonnen Informationswortes vor einer Weiterverarbeitung verwendet werden.

Es sei erwähnt, daß dieses mindestens eine Codewort, das bei den vorstehenden Ausführungsbeispielen durch das mindestens erste höchstwertige Bit gebildet ist, auch an einer anderen Stelle dem Informationswort, beispielsweise als niedrigstwertiges Bit hinzugefügt werden kann.

Eine Zusammenfassung der Auswahl eines bestimmten Codeworts, das ein eingangsseitiges Informationswort wiedergibt, abhängig von der laufenden DSV, ist in der folgenden Tafel wiedergegeben. In dieser Tafel ist angenommen, daß fünf verschiedene Darstellungen möglich sind:

I. Jedes Informationswort ist durch ein Codewort mit Null-Disparität wiedergegeben;

II.jedes Informationswort ist durch ein Codewort mit Null-Disparität und durch ein anderes Codewort mit positiver Disparität wiedergegeben;

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- 6'j -

III. jedes Informationswort ist durch ein Codewort mit Null-Disparität und durch ein anderes Codewort mit negativer Disparität wiedergegeben; jedes Informationswort ist durch ein Codewort mit positiver Disparität und durch ein anderes Codewort mit negativer Disparität wiedergegeben; jedes Informationswort ist durch ein Codewort mit positiver Disparität,durch ein weiteres Codewort mit Null-Disparität und ein anderes Codewort mit negativer Disparität wiedergegeben.

Ein"X" zeigt an, welches dieser Codeworte zu wählen ist, wenn die laufende DSV positiv ist, oder wenn die laufende DSV negativ ist, oder wenn die laufende DSV gleich Null ist.

Tafel

Disparität der Codeworte

+DSV

-DSV

O DSV

I	Null	X	X	X
II	Null	X		X
	+		X
III	Null		X	X
	-	X
IV	+		X	X
	-	X		X
	+		X
V	Null			X
	—	X

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Die Fig. 20,21 und 22 sind. Blockschaltbilder, die verschiedene Ausführungsbeispiele der Erfindung wiedergeben, wobei jedes Ausführungsbeispiel einen n/m-Bit-Wandler 10, einen Parallel/ Serien-Umsetzer 20 und einen Codewort-Wähler 8θ enthält. Bei jedem Ausführungsbeispiel wird ein n-Bit-Informationswort parallel dem Wandler 10 zugeführt. Der Wandler 10 dient zum Umsetzen jedes η-Bit-Informationsworts in ein entsprechendes m-Bit-Codewort, wobei das m-Bit-Codewort in paralleler Form dem Parallel/Serien-Umsetzer zugeführt wird. Dieser Umsetzer 20 dient dazu, das m-Bit-Codewort in serielle Form zu bringen. Weiter dient jeder Codewort-Wähler 8θ zum Erzeugen eines Wählsignals S , wobei der Logikzustand dieses Wählsignals zum Wählen entweder des CODE+ - oder des CODE- Worts als das m-Bit-Codewort verwendet wird. In Fig. 20 wird das n-Bit-Informationswort dem Codewort-Wähler 80 zugeführt, von dem aus das Wählsignal S erzeugt wird. In Fig. 20 kann daher der Codewort-Wähler 8θ die Disparitätsberechnungsschaltung 30, die Wählsignalgeneratorschaltung 40 und die DSV-Bestimmungsschaltung 50 enthalten, wie sie beispielsweise in den Fig. 4,7jH₅12,l4 und 17 dargestellt sind.

Bei dem Ausführungsbeispiel gemäß Fig. 21 ist der Codewort-Wähler 80 mit dem Ausgang des Parallel/Serien-Umsetzers 20 zur Erzeugung des Wählsignals S abhängig von den seriell übertragenen Codeworten gekoppelt. Daher kann der Codewort-Wähler 80 die DSV-Bestimmungsschaltung 50 gemäß Fig. I3 enthalten.

Bei dem Ausführungsbeispiel gemäß Fig. 22 ist der Codewort-Wähler 80 mit dem durch den Wandler 10 versorgten m-Bit-Codewort versorgt und erzeugt abhängig von diesem Codwort das Wählsignal S . Der Codewort-Wähler 80 kann die Disparitatsberechnungsschaltung 30 und die DSV-Bestimmungsschaltung 50 gemäß Fig. 11 enthalten, wenn beispielsweise das dem Schieberegister 201 zugeführte Codewort auch der Dis-

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paritätsberechnungsschaltung 30 anstelle des eingangsseitigen Informationsworts zugeführt wird. Weiter sind zahlreiche andere Ausführungsformen der Disparitätsberechnungsschaltung möglich.

Bei den Ausführungsbeispielen gemäß den Fig. 20-22 können Verknüpfungsschaltungen 60, wie sie bei dem Ausführungsbeispiel gemäß Fig. 7 dargestellt sind, vorgesehen sein, um unerwünschte Runlängen der binären "0"en und "l"en zu begrenzen, für den Fall, daß die laufende DSV einem vorgegebenen Wert wie Null gleich ist. Auch ist bei der vorstehenden Beschreibung angenommen, daß die Disparität der Anzahl der binären "l"en in dem Codewort abzüglich der Anzahl der binären "0"en in diesem Wort gleich ist. Gegebenenfalls kann die Disparität auch abhängig von der Anzahl der binären "0"en abzüglich der Anzahl der binären "l"en in dem Codewort berechnet werden.

Selbstverständlich sind noch andere Ausführungsformen möglich.

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ι 6*·*

Leerseite

Claims (1)

1. Patentanwälte

   Dip!.-!ng. H. MITSCHERLICH Dipl.-Ing. K. GUN8CHMANN

   Dr. rer. nat. W. K ö R B E R Dipl.-Ing. J. SCHMIDT - EVERS Stemsdoristr.10,8000 MÖNCHEN 22

   21. Oktober 19

   SONUVCORPORATION 7-35 Kitashinagawa 6-chome

   Shinagawa-ku

   TOKYO/JAPAN

   Ansprüche:

   Il.)Verfahren zum Codieren eines η-Bit-Informations-worts in ein m-bit-Codewort, mit n^ 2 und m^n, wobei die Gleichkomponente aufeinanderfolgender Codeworte aufs Äußerste verringert wird, dadurch gekennzeichnet, daß die Digitalsummenvariation mehrerer vorhergehender m-Bit-Codeworte einschließlich des unmittelbar vorhergehenden m-Bit-Codeworts berechnet wird, und daß die berechnete Digitalsummenvariation zum selektiven Erzeugen eines von mehreren m-Bit-Codeworten verwendet wird zur Wiedergabe des nächstfolgenden n-Bit-Informationswortes, derart, daß die abhängig von dem nächstfolgenden m-Bit-Codewort berechnete Digitalsummenvariation im Wert verringert wird.

   2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß bei der Berechnung der Di.gitalsummenvariation die Disparität des erzeugten m-Bit-Codeworts bestimmt wird, und

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   ORIGINAL INSPECTED

   die bestimmte Disparität zur Uigitalsuramenvariation der mehreren vorhergehenden m-Bit-Codeworte addiert wird.

   3· Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß beim Bestimmen der Disparität des erzeugten m-Bit-Codeworts

   die Bitzahl eines vorgegebenen Logikzustandes in dem zu codierenden η-Bit-Informationswort gezählt wird, die gezählte Zahl verdoppelt wird, und m von dieser gezählten Zahl subtrahiert wird zum Erzeugen einer Digitaldarstellung der Disparität.

   k. Verfahren nach Anspruch 3j dadurch gekennzeichnet, daß beim Bestimmen der Disparität des erzeugten m-Bit- ¥or t s

   alle mit Ausnahme des niedrigstwertigen Bit der Digitaldarstellung der Disparität invertiert werden, wenn das höchstwertige Bit (S ) in dem erzeugten m-Bit-Codewort

   einen vorgewählten Logikzustand besitzt.

   5. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß beim Bestimmen der Disparität des erzeugten m-Bit-Wort s

   jeweilige Digitaldarstellungen der Disparität entsprechender Sätze von n-Bit-Informationsworten (ftpjp;fypÜ erzeugt werden, und

   der bestimmte Satz, der das zu codierende n-Bit-Informationswort enthält, erfaßt wird (Fig. 8,9) zum Erzeugen der entsprechenden jeweiligen Digitaldarstellung der Disparität.

   6. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß beim Bestimmen der Disparität des erzeugten m-Bit-Worts

   eine Digitaldarstellung der Disparität erzeugt wird, deren

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   höchstwertiges Bit zum höchstwertigen Bit der Digitaldarstellung der Digitalsummenvariation der mehreren vorhergehenden m-Bit-Codeworte entgegengesetzt ist, und deren niedrigerwertige Bit durch Erfassen bestimmt werden, ob das zu codierende n-Bit-Informationswort gleich einem der vorgewählten n-Bit-Worte ist, und bejahendenfalls durch Erzeugen bestimmter niedrigerwertiger Bit abhängig von dem erfaßten η-Bit-Informationswort.

   7· Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß beim Bestimmen der Disparität des erzeugten m-Bit-Codeworts

   eine Digitaldarstellung der Disparität jedes m-Bit-Codeworts, das erzeugt werden kann, gespeichert wird, und das nächstfolgende n-Bit-Informationswort und die Digitalsummenvariation zum Auslesen der bestimmten gespeicherten Digitaldarstellung verwendet wird, die dem erzeugten m-Bit-Codewort zugeordnet ist.

   8. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß beim Bestimmen der Disparität des erzeugten m-Bit-Codeworts

   eine Digitaldarstellung der absoluten Größe der Disparität jedes m-Bit-Codeworts gespeichert wird, das erzeugt werden kann zur Wiedergabe entsprechender der n-Bit-Informationsworte,

   daß das zu codierende n-Bit-Informationswort zum Auslesen der gespeicherten Digitaldarstellung der absoluten Größe der Disparität verwendet wird, und die ausgelesene Digitaldarstellung selektiv invertiert wird, wenn das höchstwertige Bit in dem erzeugten m-Bit-Codewort vorgewählten Logikzustand besitzt.

   9. Verfahren nach einem der Ansprüche 1-8, dadurch gekennzeichnet,

   daß beim Berechnen der Digitalsummenvariation in einer

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   ersten Richtung jede binäre "1" gezählt wird, die in jedem erzeugten m-Bit-Codewort enthalten ist, und in einer zweiten entgegengesetzten Richtung jede binäre "0" gezählt wird, die in jedem der erzeugten m-Bit-Codeworte enthalten ist, wobei der Zählerstand gleich einer Digitaldarstellung der Digitalsummemrariation ist.

   10. Verfahren nach Anspruch 9₅ dadurch gekennzeichnet, daß beim Verwenden der berechneten Digitalsummenvariation zum selektiven Erzeugen eines der mehreren m-Bit-Codeworte

   das höchstwertige Bit (Q„) der Digitalsummenvariation als vorgewähltes Bit des m-Bit-Codeworts verwendet wird, daß das nächstfolgende n-Bit-Informationswort für die verbleibenden Bit des m-Bit-Codeworts verwendet wird, und

   die verbleibenden Bit invertiert werden, wenn das höchstwertige Bit des Zählerstandes einen vorgewählten Logikzustand besitzt.

   11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß erfaßt wird, ob eine vorgegebene Anzahl der Bit in dem nächstfolgenden η-Bit-Informationswort einen vorgewählten Logikzustand besitzen, und daß bejahendenfalls der Logikzustand des höchstwertigen Bit des Zählerstands invertiert wird.

   12. Verfahren nach einem der Ansprüche 2-11, dadurch gekennzeichnet,

   daß beim Verwenden der berechneten Digitalsummenvariation zum selektiven Erzeugen eines der mehreren m-Bit-Codeworte das höchstwertige Bit der Digitalsummenvariation mit dem höchstwertigen Bit der Disparität verglichen wird, daß das m-Bit-Codewort mit einem höchstwertigen Bit mit einem ersten Logikzustand und mit verbleibenden Bit ver-

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   sehen wird, die den Bit des nächstfolgenden n-Bit-Informationsworts gleich sind, wenn die höchstwertigen Bit der Digitalsummenvariation und der Disparität sich unterscheiden, und

   das m-Bit-Codewort mit einem höchstwertigen Bit mit einem zweiten Logikzustand und mit verbleibenden Bit versehen wird, die den invertierten Formen der Bit des nächstfolgenden n-Bit-Informationsworts gleich sind, wenn die höchstwertigen Bit der Digitalsummenvariation und der Disparität einander gleich sind.

   13· Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß das höchstwertige Bit der Disparität des unmittelbar vorhergehenden m-Bit-Codeworts gespeichert wird, daß erfaßt wird, wenn die Digitalsummenvariation gleich einem vorgegebenen Wert ist,

   daß ein vorläufiges m-Bit-Codewort zur Wiedergabe des nächstfolgenden n-Bit-Informationsworts erzeugt wird, daß das höchstwertige Bit ( £_) der Disparität des vorläufigen m-Bit-Codeworts mit dem gespeicherten höchstwertigen Bit verglichen wird, wenn die Digitalsummenvariation gleich dem vorgegebenen Wert ist, daß das vorläufige m-Bit-Codewort verwendet wird, wenn das höchstwertige Bit der Disparität des vorläufigen m-Bit-Codeworts sich von dem gespeicherten höchstwertigen Bit unterscheidet, und

   daß alle Bit des vorläufigen m-Bit-Codeworts invertiert werden, wenn das höchstwertige Bit der Disparität des vorläufigen m-Bit-Codeworts gleich dem gespeicherten höchstwertigen Bit ist.

   Ik. Verfahren nach einem der Ansprüche 1-13, dadurch gekennzeichnet,

   daß beim Verwenden der berechneten Digitalsummenvariation zum selektiven Erzeugen eines von mehreren m-Bit-Codeworten

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   Σ m-Bit-Codeworte gespeichert werden,

   das nächstfolgende n-Bit-Informationswort zusammen mit dem höchstwertigen Bit (A.) der Digitalsummenvariation als ein Adre.ß^wort verwendet wird, und das m-Bit-Codewort, das durch das Adre;ß wort adressiert ist, ausgelesen wird.

   15· Verfahren nach einem der Ansprüche 1-lA, dadurch gekennzeichnet,
   daß η = 4 und m = 5·

   16. Verfahren nach einem der Ansprüche 1-lA, dadurch gekennzeichnet,

   daß η = 8 und m = 9 -

   17. Verfahren nach einem der Ansprüche 1-1%, dadurch gekennzeichnet,

   daß η = 8 und m = 10.

   18. Verfahren nach einem der Ansprüche 1-I7, dadurch gekennzeichnet,

   daß beim Erzeugen eines m-Bit-Codeworts selektiv eines von mindestens zwei m-Bit-Codeworten erzeugt wird zur Wiedergabe des zu codierenden n-Bit-Informationsworts, wobei die m-Bit-Vforte, die ein bestimmtes η-Bit-Informationswort wiedergeben, Disparitäten gleicher absoluter Größe, jedoch entgegengesetzter Polarität, (Fig. 2,10,15,18) besitzen, und daß ein m-Bit-Codewort gewählt wird, dessen Disparität bei Kombination mit der laufenden Digitalsummenvariation die Digitalsummenvariation in Richtung auf Null verringert .

   19. Verfahren nach Anspruch l8, dadurch gekennzeichnet,

   daß die Disparität jedes erzeugten m-Bit-Codeworts durch

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   ein Digitalsignal wiedergegeben ist, einschließlich eines Vorzeichenbit, das die Polarität der Disparität wiedergibt,

   daß die Digitalsummenvariation durch ein Digitalsignal wiedergegeben ist, einschließlich eines Vorzeichenbit, das die Polarität der Digitalsummenvariation anzeigt, und

   daß beim Wählen das eine m-Bit-Codewort gewählt wird, dessen Disparitäts-Vorzeichenbit dem Vorzeichenbit der Digitalsummenvariation entgegengesetzt ist.

   20. Verfahren nach Anspruch 19, dadurch gekennzeichnet,

   daß erfaßt wird, wenn die Digitalsummenvariation gleich Null ist, und

   daß das eine m-Bit-Codewort gewählt wird, dessen Disparitäts-Vorzeichenbit entgegengesetzt zu dem Disparitäts-Vorzeichenbit des unmittelbar vorhergehenden m-Bit-Codeworts ist, wenn die Digitalsummenvariation gleich Null ist.

   21. Verfahren zum Decodieren eines n-Bit-Informationsworts aus einem empfangenen m-Bit-Codewort, das insbesondere nach dem Verfahren nach Anspruch 1 codiert ist, mit n^2 und m yη,

   dadurch gekennzeichnet,

   daß der Logikzustand eines vorgegebenen Bit in dem Codewort erfaßt wird,

   daß die verbleibenden Bit des Codeworts im wesentlichen unverändert weitergegeben werden, wenn das vorgegebene Bit einen ersten Logikzustand besitzt, und daß die verbleibenden Bit des Codeworts invertiert werden, wenn das vorgegebene Bit einen zweiten Logikzustand besitzt,
   wobei die verbleibenden Bit das Informationswort enthalten.

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   22. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß das m-Bit-Codewort bitseriell empfangen wird, und daß zumindest die verbleibenden Bit zur Bildung eines bitparallelen Informationsworts gespeichert werden.

   23. Vorrichtung zum Durchführen des Verfahrens nach Anspruch 1, gekennzeichnet durch

   eine DSV-Bestimmungsschaltung (50) zum Bestimmen der laufenden Digitalsummenvariation (DSV) mehrerer vorhergehender Codeworte,

   einen Eingang (D -D ;D -D_) zum Empfang eines zu codierenden n-Bit-Informationsworts,

   eine Codewandlerschaltung (10,20) zum selektiven Codieren des empfangenen n-Bit-Informationsworts in eines von mindestens zwei m-Bit-Codeworten, wobei beide der mindestens m-Bit-Codeworte eine Wiedergabe des empfangenen Informationsworts sind, und beide Disparitäten gleicher absoluter Größe, jedoch entgegengesetzter Polaritäten, besitzen, und

   eine Wählschaltung (40) zum Wählen des einen m-Bit-Codeworts, das diejenige Disparität besitzt, die bei Kombination mit der laufenden Digitalsummenvariation die Digitalsummenvariation in Richtung auf Null verringert.

   24. Vorrichtung nach Anspruch 23, gekennzeichnet durch eine Disparitätsberechnungsschaltung (30) zum Berechnen der Disparität des gewählten m-Bit-Codeworts, das das empfangene n-Bit-Informationswort wiedergibt.

   25· Vorrichtung nach Anspruch 24, dadurch gekennzeichnet, daß die DSV-Bestimmungsschaltung eine Summierschaltung (5OI) enthält zum Summieren einer Digitaldarstellung der berechneten Disparität und einer Digitaldarstellung der laufenden DSV zum Erzeugen einer fortgeschriebenen digitalen Darstellung der DSV aufgrund der mehreren vorhergehenden Codeworte und des gewählten Codeworts.

   130020/0677-

   26. Vorrichtung nach Anspruch 25, dadurch gekennzeichnet, daß die Wählschaltung aufweist

   eine Schaltung (401,402;4l6) zum vorläufigen Wählen eines der mindestens zwei Codeworte, und einen Vergleicher (401) zum Vergleichen der Disparität des vorläufig gewählten Codeworts mit der laufenden DSV, um festzustellen, ob die laufende DSV abnimmt, wenn die Disparität des vorläufig gewählten Codeworts hinzuaddiert wird, und um Verneinendenfalls die vorläufige Wahl bezüglich des anderen der mindestens zwei Codeworte zu ändern.

   27· Vorrichtung nach Anspruch 26, dadurch gekennzeichnet, daß die Digitaldarstellungen der berechneten Disparität und der laufenden DSV jeweils positive oder negative Werte wiedergeben, wobei deren höchstwertige Bit die Polarität anzeigen, und

   daß der Vergleicher zum Empfang und Vergleichen der jeweiligen höchstwertigen Bit. der Digitaldarstellungen der Disparität und der DSV angeschlossen ist, um die vorläufige Wahl des Codeworts zu ändern, wenn die verglichenen höchstwertigen Bit gleich sind.

   28. Vorrichtung nach Anspruch 27, dadurch gekennzeichnet, daß der Vergleicher eine Exklusiv-ODER-Schaltung ist.

   29. Vorrichtung nach Anspruch 27 oder 28, gekennzeichnet durch

   einen Detektor (6O2) zum Erfassen, wenn die laufende DSV einem vorgegebenen Wert gleich ist, eine Speicherschaltung (6ol) zum Speichern des höchstwertigen Bit der Digitaldarstellung der Disparität des unmittelbar vorhergehenden Codeworts, und eine Verknüpfungsschaltung (60), die, wenn die laufende DSV gleich dem vorgegebenen Wert ist, das gespeicherte höchstwertige Bit dem Vergleicher (Fig. 1) zuführt, in

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   dem das gespeicherte höchstwertige Bit mit dem höchstwertigen Bit der Digitaldarstellung der Disparität des vorläufig gewählten Codeworts verglichen wird, und die, wenn die laufende DSV nicht dem vorgegebenen Wert gleich ist, das höchstwertige Bit der Digitaldarstellung der laufenden DSV zum Vergleicher führt.

   30. Vorrichtung nach Anspruch 23, dadurch gekennzeichnet, daß die Digitalwiedergabe der laufenden DSV einen positiven oder negativen Wert wiedergibt, wobei deren höchstwertiges Bit die Polarität anzeigt, und daß die Wählschaltung (401,4l6;Fig.12, A^) das höchst.-wertige Bit der DSV empfängt zum Wählen eines vorgegegebenen der mindestens zwei m-Bit-Worte, wenn das höchstwertige Bit einen ersten Logikzustand besitzt, und zum Wählen eines anderen der mindestens zwei m-Bit-Worte, wenn das höchstwertige Bit einen zweiten Logikzustand besitzt.

   31. Vorrichtung nach Anspruch 30» dadurch gekennzeichnet, daß die Codewandlerschaltung aufweist eine Verknüpfungsschaltung (101-104) zum Empfang des zu codierenden n-Bit-Informationsworts, und zum Empfang des höchstwertigen Bit der Digitaldarstellung der laufenden DSV zum Hindurchführen des n-Bit-Informationswortes so wie es ist, wenn das höchstwertige Bit einen ersten Logikzustand besitzt, und zum Invertieren der jeweiligen Bit des n-Bit-Informationsworts, wenn das höchstwertige Bit einen zweiten Logikzustand besitzt, wobei das höchstwertige Bit als ein(n+l)-tes Bit verwendet ist, mit m = η + 1.

   32. Vorrichtung nach Anspruch 3I, dadurch gekennzeichnet, daß das n-Bit-Informationswort als bitparalleles Wort zugeführt ist, und daß die Verknüpfungsschaltung durch η Exklusiv-ODER-Schaltungen gebildet ist.

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   33· Vorrichtung nach Anspruch 32, dadurch gekennzeichnet, daß die Codewandlerschaltung eine Fühlerschaltung (411-415) aufweist zum Erfassen, -wenn mindestens eine vorgegebene Anzahl von Bit in dem η-Bit-Informationswort alle einen bestimmten Logikzustand zeigen zum Invertieren des höchstwertigen Bit (S ), das der Verknüpfungsschaltung zugeführt ist.

   3^. Vorrichtung nach Anspruch 3O₅ dadurch gekennzeichnet, daß die Codewandlerschaltung aufweist einen Speicher (110) mit mehreren adressierbaren Speicherplätzen zum jeweils Speichern eines der m-Bit-Codeworte, und mit n+1 Adreß bxteingangsanschlussen, die zum Empfang des n-Bit-Informationsworts und des höchstwertigen Bit der Digitalwiedergabe der laufenden DSV angeschlossen sind, wodurch das m-Bit-Codewort, . in dem Speicherplatz gespeichert ist, der von dem n-Bit-Informationswort dann adressiert ist, und das höchstwertige Bit auslesbar ist.

   35- Vorrichtung nach einem der Ansprüche 23-3^₅ dadurch gekennzeichnet,

   daß eine Disparitätsberechnungsschaltung (30) vorgesehen ist zum Berechnen der Disparität eines ausgewählten der mindestens zwei m-Bit—Codeworte, die eine Wiedergabe des empfangenen Informationsworts sind, daß die Wählschaltung einen Vergleicher (40l) aufweist zum Vergleichen einer Darstellung (Σ,,) der berechneten Disparität mit einer Darstellung (Q^) der laufenden DSV zum Bestimmen, ob die laufende DSV verringerbar ist, wenn das eine m-Bit-Codewort gewählt ist, und zum Erzeugen eines dies anzeigenden Wählsignals (S ), und

   daß die Codewandlerschaltung eine Verknüpfungsschaltung (101-104) aufweist zum Empfang des zu codierenden n-Bit-Informationsworts und zum Empfang des Wählsignals (S )

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   zum Hindurchführen des n-Bit-Informationswortes, so wie es ist, wenn das Wählsignal auf einem ersten Wert ("0") ist,und zum Invertieren der jeweiligen Bit des n-Bit-Informationsworts, wenn das Wählsignal auf einem zweiten Wert ("1") ist, wobei das Wählsignal und das n-bit-Informationswort kombiniert als das m-Bit-Codewort verwendet sind.

   36. Vorrichtung nach Anspruch 35, dadurch gekennzeichnet, daß m = (n+1) und daß das Wählsignal das höchstwertige Bit des m-Bit-Codeworts enthält.

   37· Vorrichtung nach Anspruch 35, dadurch gekennzeichnet, daß m = (n+2),und daß das Wählsignal und eine invertierte Form davon die beiden höchstwertigen Bit des m-Bit-Codeworts bilden.

   38. Vorrichtung nach einem der Ansprüche 23-37» dadurch gekennzeichnet,

   daß die DSV-Bestimmungsschaltung aufweist eine Disparitätsberechnungsschaltung (30) zum Berechnen der Disparität des gewählten m-Bit-Codeworts, das das empfangene η-Bit-Informationswort wiedergibt, eine Änderungsschaltung (3O4-3O6,322-324,304-307) zum selektiven Ändern der berechneten Disparität abhängig von dem gewählten m-Bit-Codewort, und eine Summierschaltung (50I) zum Summieren der selektiv geänderten Disparität und der laufenden DSV zum Erzeugen einer fortgeschriebenen DSV.

   39· Vorrichtung nach einem der Ansprüche 30-37> dadurch gekennzeichnet,

   daß die Disparitätsberechnungsschaltung aufweist eine Schaltung (301,302) zum Bestimmen der Anzahl der Bit in dem empfangenen Informationswort, die einen vorgegebenen Logikzustand besitzen,und

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   eine Rechenschaltung (303) zum Verdoppeln der vorgegebenen Anzahl und zum Abziehen von m davon zum Erzeugen einer Digitaldarstellung der Disparität des gewählten m-Bit-Codeworts.

   40. Vorrichtung nach Anspruch 39» dadurch gekennzeichnet, daß die laufende DSV durch ein Digitalsignal wiedergegeben ist, das ein die Polarität anzeigendes Bit besitzt,

   daß die Digitaldarstellung der Disparität des gewählten m-Bit-Codeworts ein die Polarität anzeigendes Bit besitzt, und

   daß die Änderungsschaltung aufweist einen Vergleicher (40l) zum Vergleichen der die Polarität der jeweiligen Digitaldarstellungen der Disparität und der DSV wiedergebenden Bit, und einen Inverter (3O4-3O6) zum Invertieren aller bis auf das niedrigstwertige Bit der Digitaldarstellung der Disparität, wenn die verglichenen Bit gleich sind.

   41. Vorrichtung nach einem der Ansprüche 38-^0» dadurch gekennzeichnet,

   daß die Disparitatsberechnungsschaltung aufweist mehrere Sätze an Verknüpfungsgliedern (A-D,A-E₁E-Lf315, 316-321),

   wobei jeder Satz mit ausgewählten der Bit des n-Bit-Informationsworts versorgt ist, und wobei jedes Verknüpfungsglied in einem jeweiligen der Sätze erfaßt, ob ein entsprechendes n-Bit-Informationswort empfangen worden ist, und

   mehrere Ausgangsschaltungen (M,N,O;323,324), die den bestimmten der mehreren Verknüpfungsglieder zugeordnet sind, zum Erzeugen entsprechender Ausgangssignale, wenn ausgewählte n-Bit-Informationsworte empfangen worden sind, um so eine Digitaldarstellung der Disparität des gewählten

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   m-Bit-Codevrorts zu erzeugen, wobei die Digitaldarstellung aus den Ausgangssignalen besteht, die von den mehreren Ausgangsschaltungen erzeugt sind.

   42. Vorrichtung nach Anspruch 4l, dadurch gekennzeichnet, daß die mehreren Ausgangsschaltungen (323,324) entsprechende Ausgangssignale erzeugen, die die Zwischenbit der Digitaldarstellungen der Disparität des gewählten m-Bit-Codeworts aufweisen,

   daß die laufende DSV durch ein Digitalsignal wiedergegeben ist, und

   daß die Disparitätsberechnungsschaltung weiter einen Inverter (322) aufweist zum Invertieren des höchstwertigen Bit des die laufende DSV wiedergebenden Digitalsignals zum Erzeugen des höchstwertigen Bit der Disparität.

   43. Vorrichtung nach einem der Ansprüche 38-42, dadurch gekennzeichnet,

   daß die Disparitätsberechnungsschaltung aufweist einen adressierbaren Speicher (110) mit einem adressierbaren Speicherplatz für jedes m-Bit-Codewort, in dem eine Digitaldarstellung der Disparität des entsprechenden m-Bit-Codeworts gespeichert ist, und

   eine Ausleseschaltung (A„-A· ) zum Auslesen der Digitaldarstellung in Übereinstimmung mit dem gewählten m-Bit-Codewort. '

   44. Vorrichtung zum Decodieren eines m-Bit-Codeworts, das insbesondere gemäß dem Verfahren nach Anspruch 1 codiert ist, zum Wiedergewinnen eines n-Bit-Informationsworts, gekennzeichnet durch

   η Verknüpfungsschaltungen (710-713,710-717), deren jede zum Empfang eines von η der m-Bit des empfangenen Codeworts und zum Empfang eines vorgegebenen zusätzlichen

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   der m-Bit angeschlossen ist, um die η Bit, so wie sie sind, hindurchzuführen, wenn das zusätzliche Bit einen ersten Logikzustand besitzt, und zum Invertieren jedes der η-Bit, wenn das zusätzliche Bit einen zweiten Logikzustand besitzt.

   45. Vorrichtung nach Anspruch 44, gekennzeichnet durch einen Serien/Parallel-Umsetzor zum bitseriellen Empfang des m-Bit-Codeworts, und zu dessen Umsetzung in ein bitparalleles m-Bit-Codewort, das den η Verknüpfungsschaltungen zuführbar ist.

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