DE3240219A1

DE3240219A1 - Verfahren zum umsetzen einer binaeren datenfolge

Info

Publication number: DE3240219A1
Application number: DE19823240219
Authority: DE
Inventors: Yoshiaki Moriyama; Kenji Tokorozawa Saitama Yamagata
Original assignee: Pioneer Electronic Corp
Current assignee: Pioneer Corp
Priority date: 1981-10-29
Filing date: 1982-10-29
Publication date: 1983-06-01
Also published as: GB8511784D0; JPS5875353A; GB2156633A; JPH0452020B2; GB2156633B; US4554529A; GB2111805A; GB2111805B

Description

Verfahren zum Umsetzen, einer binären Datenfolge

Die Erfindung betrifft ein Verfahren zum Umsetzen einer binären Datenfolge, und insbesondere ein Binärdatenumset-zungsverfahren, das dann angewandt werden kann, wenn binäre Daten auf einem Aufzeichnungsträger mit hoher Aufzeichnungsdichte aufgezeichnet werden oder binäre Daten über ein Übertragungssystem übertragen v/erden, das eine relativ schmale Bandbreite hat.

Es sind verschiedene Verfahren der Modulation binärer Daten vorgeschlagen und der praktischen Anwendung zugeführt worden, um Daten auf einen Aufzeichnungsträger mit hoher Aufzeichnungsdichte, beispielsweise auf ein Magnetband, eine Magnetplatte oder eine optische Platte aufzuzeichnen oder um binäre Daten über ein Übertragungssystem zu übertragen.

Derartige Verfahren der Modulation binärer Daten, insbesondere zur Aufzeichnung mit hoher Dichte oder zur Übertragung mit hoher Dichte, können als eine Kombination eines Verfahrens der Umsetzung binärer Daten und eines Verfahrens der Modulation einer binären Signalfolge behandelt werden, die durch die 'Umsetzung; der binären Daten erhalten wird. Bei einem derartigen Verfahren der Umsetzung- binärer Daten wird eine binäre Datenfolge in eine Reihe von Blöcken unterteilt, von denen jeder eine Binärcodierung mit M- Bits aufweist, wobei M eine natürliche Zahl ist, woraufhin diese Binärcodierung aus M Bits in eine Binärcodierung aus. N Bits umgesetzt ■ wird. Das Verfahren der Modulation ist im we-

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sentlichen entweder das Grundmodulationsverfahren NRZI oder NRZ (Richtungssehreibverfahren).

Im allgemeinen muß das Verfahren der Modulation für eine Aufzeichnung mit hoher Aufzeichnungsdichte die folgenden Bedingungen erfüllen;

(i) Das kleinste Intervall der Umkehrung . des Aufzeich nungssignals,. das im folgenden als T_1n-J_n bezeichnet wird, ist ausreichend lang, und das größte Intervall, das im folgenden als T„_v bezeichnet wird, ist ausreichend kurz,
(ii) Das Aufnahmefenster, das im folgenden mit T,, bezeichnet

ist und die Zeitdauer zur Aufnahme der aufgezeichneten Bits von einem Signal darstellt. , das vom Aufzeichnungsträger wiedergegeben wird, ist ausreichend breit, und

(iii) das auf dem Aufzeichnungsträger aufzuzeichnende Signal, das nach der Modulation erhalten wird, enthält keinen Gleichspannungsanteil oder niederfrequenten Anteil.

Ein langes Intervall T_min ist zweckmäßig,um die Störung zwischen zwei benachbarten Umkehrungen herabzusetzen, " was eine hohe Aufzeichnungsdichte erlaubt. Ein kurzes Intervall T_max ist andererseits zur Selbstsynchronisation vorteilhaft.

Da die Aufnahme der aufgezeichneten Bits dadurch bewirkt wird, daß die Spitzenv;erte einer wiedergegebenen Signalwelle im Falle eines magnetischen Aufzeichnungsträgers aufgenommen werden, ist ein breites Intervall T , das die Fehlertoleranz der Aufnahmestelle bestimmt, für eine Aufzeichnung mit hoher Dichte vorteilhaft. Auch bei einem Aufzeichnungssystem, das einen Laserstrahl verwendet, ist ein

breites Intervall T zweckmäßig, um das Signalrauschverhältnis

aufgrund einer erhöhten Amplitude des Signals an der Aufnahmestelle zu verbessern.

Wenn weiterhin ein Aufzeichnungssignal mit einem Gleichspannungsanteil oder einem niederfrequenten Anteil an der Einrichtung liegt, die ein Übertragungssystem einschließt, das keinen niederfrequenten Anteil überträgt, würde die Wellenform eines derartigen Signals verzerrt. Ein derartiger Gleichspannungsanteil oder niederfrequenter Anteil würde darüberhinaus eine Fehlfunktion des Servosystems einer Aufzeichnungsvorrichtung bewirken, die einen Laserstrahl verwendet. Wenn das Signal keinen Gleichspannungsanteil oder niederfrequenten Anteil als wesentlichen Teil enthält, kann ein Hochpaßfilter verwandt werden, um ein niederfrequentes Rauschen oder Driftanteile zu unterdrücken.

Unter den bekannten Modulationsverfahren erfüllen das Null-Modulations verfahr en oder ZM-Verfahren und das modifizierte

Millerverfahren oder M -Verfahren die oben angegebene Bedingung (iii). Bei diesen Modulationsverfahren ist jedoch die Zeitdauer T_min nahezu gleich der Zeitdauer T eines Bit

der Daten vor der Modulation (T₇₇₁. *= T im Falle der ZM-

^x mm , ρ

Modulation und T_min = T im Falle der M -Modulation), so daß dieses Intervall nicht ausreichend lang ist.

Ein langes Intervall T_min (^T _mi_n - ¹»5T) wird beim Drei-Positions-Modulationsverfahren oder 3 M-Verfahren erreicht, dieses Verfahren erfüllt jedoch nicht die obige Bedingung (iü).

Das Acht-zu-Vierzehn-Modulationsverfahren oder EFM-Verfahren, das kürzlich vorgeschlagen wurde, hat ein langes Zeitintervall T_min von 1,411 und erfüllt die Bedingung (iii). Dieses Verfahren hat jedoch den Nachteile eines kürzen Intervalls T von O,A7T. Das EFM-Verfahren bringt weiterhin die Schwie-

rigkeit mit sich, daß der Aufbau des Modulators und des Demodulators kompliziert wird, da 8 Bit-Daten in 14 Bit-Daten umgesetzt werden, die eine relativ große Einheit haben«

Durch die Erfindung soll daher ein Verfahren zum Umsetzen · binärer Daten geschaffen v/erden, bei dem ein moduliertes Signal keinen Gleichspannungs- oder Niederspannungsfrequenzanteil enthält, und wenigstens das Intervall T_min oder das Intervall T^ ausreichend lang ist.

Das erfindungsgemäße Umsetzungsverfahren· soll den Aufbau des Demodulators vereinfachen.

Bei dem erfindungsgemäßen Verfahren zum Umsetzen binärer Daten wird eine binäre Datenfolge in eine Reihe aufeinanderfolgender Blöcke unterteilt, von denen jeder Daten aus M-Bits hat, wobei M eine natürlich Zahl ist, werden alle Daten aus M Bits in Daten aus N- Bits umgesetzt, wobei N eine natürliche Zahl und gleich oder größer als M + 1 ist, und werden die Daten aus N Bits in jedem der L Blöcke in Daten aus J Bits umgesetzt»

Im folgenden wird anhand der zugehörigen Zeichnung ein besonders bevorzugtes Ausführungsbeispiel der Erfindung näher beschrieben. Es zeigen:

Fig. 1A bis 1D in Diagrammen die Beziehung zwischen

den Schritten des Ausführungsbeispiels des erfindungsgemäßen Datenumsetzungsverfahrens ,

Fig. 2 bis 5 in graphischen Darstellungen die

Transformationen in jedem..Schritt der Datenumsetzung,

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Pig.6A und 6B Schaltbilder eines Beispiels einer

Umsetzschaltung gemäß der Erfindung, und

Fig. 7 ein Schaltbild eines Beispiels ei

ner Schaltung zum Umkehren der durch die Schaltungen Fig. 6A und 6b umgesetzten Daten.

Im folgenden wird zunächst anhand der Fig. 1A bis 1D ein Ausführungsbeispiel des erfindungsgemäßen Datenumsetzverfahrens beschrieben.

Fig. 1A zeigt die aufeinanderfolgenden binären Daten, die auf einen Aufzeichnungsträger, v/ie beispielsweise eine digitale Tonplatte, aufgezeichnet werden sollen. Die binären Daten werden in eine Anzahl von Blöcken unterteilt, von . denen jeder Daten aus zwei Bits hat, wobei die Gruppen in Fig. 1 mit Nr. 1 bis Nr. 7 bezeichnet sind.

Jeder Block mit Daten aus 2 Bits der in den Fig. 1A dargestellten Blöcke v;ird anschließend in Daten aus 3 Bits, die in Fig.-1B dargestellt sind, nach Regeln umgewandelt, die in Fig. 2 und 3 dargestellt sind und später beschrieben werden.

Jeder 2 Bit-Datenblock, beispielsweise der Block d^^ und d₁₂ in ^FiS· ¹A wird der Reihe nach in 3 Bit-Daten C₁₁,C₁₂ und C₁₇ in Fig. 1B nach einer Regel umgewandelt, die in der Wahrheitstabelle in Fig. 2 dargestellt ist und durch die folgenden Gleichungen ausgedrückt werden kann:

C₃ = d₂, und. C₂ = C₁ + C₃,

wobei d,. und dp das jeweilige höhere und niedrigere Bit der binär codierten 2 Bit-Daten und C, "bis C₃. die jeweils drei binären Codierungen der 3 Bit-Daten in der Reihenfolge des höheren Bits, des mittleren Bits und des niedrigeren Bits sind.

Wenn jedoch benachbarte binäre Codierungen, die zu verschiedenen Blöcken gehören, beispielsweise die Codierungen d^^ und dp,j der. Blöcke Nr. 4 und Nr. 5 in Fig. 1A gleich 1 sind, erfolgt die Umsetzung nach einer Regel, die in der Wahrheitstabelle von Fig. 3 dargestellt ist und in der folgenden Weise ausgedrückt wird;

^C13 ^{= d}22' ^C12 ^{= C}ll ^{+ C}13'.

^C21 ^{= C}22 ^{= C}23 ^{= d}12 ^{= d}21

wobei d^, d.p, dpi ^{und d}22 ^^e ^binären Codierungen der

2 Bit-Daten in zwei aufeinanderfolgenden Blöcken und

(2.11' Cy, ρ j C^,, Cp^j Cpp und Cp? <äie binären Codierungen der

3 Bit-Daten nach der Umsetzung sind«

Wenn weiterhin die benachbarten binären Bits, die zu verschiedenen Blöcken gehören, über aufeinanderfolgende drei Blöcke alle gleich 1 sind, werden die binären Daten der ersten beiden Blöcke nach der Regel in Fig. 3 umgesetzt und v/erden die binären Daten des letzten Blockes nach der Regel in Fig. 2 umgesetzt.

Bei dem Schritt der Umsetzung werden die kleinste und die größte Anzahl der logischen Werte O zwischen zwei benachbarten Werten 1 in den aufeinanderfolgenden 3 Bit-Daten, die durch die Umsetzung gebildet werden, nämlich 1 und 7, erhalten, so daß eine Selbstsynchronisierung möglich v/ird. Weiterhin haben deren Intervalle T_rain und T ausreichend große Werte von 4/3T und 2/3T jeweils und ist der

- r-

Wert von T „ gleich I6/3T.

Da zusätzlich die Umsetzung gemäß Fig. 2 und 3 eine relativ kleine Umsetzungseinheit und eine wünschenswerte Ordnung der Umsetzung hat, kann die tatsächliche Schaltung, die die Umsetzung bewirkt oder die die Umsetzung umkehrt, vereinfacht werden.

Anschließend wird eine erste binäre 3 Bit-Codierung in jedem der sechs in Fig. 1B dargestellten Blöcke in eine binäre 4 Bit-Codierung, die in Fig. 1C dargestellt ist, nach einem der Bit-Muster P₁ und P₂ in der Wahrheitstabelle in Fig. 4 umgesetzt.

Fig. 1D zeigt ein Beispiel eines Aufzeichnungssignals, das aus den binären Daten in Fig. 1 abgeleitet wird derart, daß der logische Wert 1 in den binären Daten eine Inversion wiedergibt, während der logische Wert O in den binären Daten eine Michtinversion wiedergibt.

Dos Bit-Muster, d.h.. eines der Muster P,, und Pp, das bei der oben beschriebenen Umsetzung verwandt wird, ist so festgelegt, daß die Amplitude eines Gleichspannungsanteils oder niederfrequenten Anteils eines Aufzeichnungssignals, das von sechs Blöcken gebildet wird, wie beispielsweise des Signals, das in Fig. 1B dargestellt ist, minimal ist.

Die Berechnung des Gleichspannungsanteils erfolgt beispielsweise durch eine Addition von Werten +1 und -1, die jeweils dem hohen Pegel und dem niedrigen Pegel des Aufzeichnungssignals entsprechen, über sechs Blöcke, in denen die Umsetzung zu bewirken ist.

Im Falle des Datenbeispiels in Fig. 1B sind die kumulativen Werte des Gleichspannungsanteils von zwei Aufzeichnungs-

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/14

Signalen von einem Punkt A bis zu einem Punkt B, zwischen denen sechs Blöcke liegen, die durch eine Umsetzung entsprechend den Bit-Mustern P₁ (1OOO) und P₂ (1010) erhalten würden, jeweils -1 und +5. Es wird daher das Bit-Huster P^ (1000) gewählt, wie es am ersten Block in Fig.1C dargestellt ist. Die Bestimmung des Bit-Musters im siebten Block erfolgt in derselben Weise, wie es oben beschrieben wurde.

Darüberhinaus ist die Wahl der-drei Bit-Muster "0000", "0001" und "1000" nur dann erlaubt, wenn der Wert von T_n,___ nicht größer als 16/3T wird, d.h., wenn die Anzahl der benachbarten V/erte 0 kleiner als acht ist.

Weiterhin wird die Zahl L der Blöcke, in die die zweite Umsetzung der Binäreodierungen, d.h. die Umsetzung nach der Wahrheitstabelle von Fig. 4 ausgeführt;wird, in Hinblick auf eine oberen Grenzfrequenz des niederfrequenten Anteils gewählt, der herausgenommen v/erden sollte. Wenn insbesondere L klein, ist, wird die obere Grenzfrequenz hoch sein, während andererseits, wenn der Wert L groß ist, die obere"Grenzfrequenz niedrig sein wird. Weiterhin sind Intervalle T_mov und T_w kurz, wenn L klein ist, und lang, wenn L groß ist«,

Bei dem oben beschriebenen Ausführungsbeispiel ist die Anzahl L gleich sechs gewählt.

Die Werte T_n,.. , T _o„und T₁ bei dem Ausführungsbeispiel werden in der folgenden Weise in Einheiten der Zahl L berechnet:

	■ 3L	4	2	T
*min	~ 3L+1	' 3	" 3
	3L	16	T
max	~ "3L+T	3
	■3L
T = w ·	3L+1 *

Die in Fig. 4 dargestellte Umsetzungsregel kann -weiterhin durch eine Regel ersetzt werden, wie sie in Fig. 5 dargestellt ist. In diesem Falle wird der Gleichspannungsanteil oder der niederfrequente Anteil des Aufzeichnungssignals wirksam vermindert. Andererseits sind die Intervalle T_m.j_n und T kürzer als im vorhergehenden Fall.

Anhand der Fig. 6A und 6B wird im folgenden ein Beispiel einer Schaltung beschrieben, die so ausgelegt ist, daß sie die Datenumsetzung gemäß der Erfindung ausführt. Fig.6A zeigt den Schaltungsteil zum Ausführen der Umsetzung.nach den in Fig. 2 und 3 dargestellten Regeln. Fig. 6B zeigt einen Schaltungsteil zum Ausführen einer Umsetzung nach der in Fig. 4 dargestellten Regel.

Wie es in Fig. 6A dargestellt ist, liegt eine Vielzahl von binären Codierungen, die eine Datenfolge bilden, der Reihe nach an einem 4 Bit-Schieberegister 1 nach Maßgabe eines Taktimpulses a. Wenn die binären Codierungen von zwei Blöcken, d.h. 4 Bits, anliegen, erzeugt das Schieberegister 1 vier Ausgangssignale CLj₁, d₁₂, d₂₁ und d₂₂, von denen die Signale d₂₁ und d₁₂ an einem UND-Glied 2 liegen, Wenn d-j2 = ^₂₁ = 1 ist, erzeugt das UND-Glied 2 ein Ausgangssignal mit einem logischen Wert 1, das an einer Wählerschaltung 3 liegt.

Die Wählerschaltung 3> an der auch die Ausgangssignale d₂₂ und d₁₂ des Schieberegisters 1 liegen, überträgt das Signal d₁₂ zu einem NOR-Glied 4 und zu einem von mehreren parallelen Eingängen eines 3 Bit-Schieberegisters 5 als Signal Cj₇, auf den Empfang eines Ausgangssignals mit logischem Wert 1 vom UND-Glied 2. Wenn das Ausgangssignal des UND-Gliedes 2 den logischen Wort O hat, läßt die Wählerschaltung 3 das Signal d₂₂ hindurch. Das Ausgangssignal d^ des 4 Bitschieberegisters 1 liegt am NOR-Glied 4 und an einem der

"73

parallelen Eingänge des 3-Bit-Schieberegisters 5 als Signal C₁^. Das Ausgangssignal des NOR-Gliedes 4 liegt gleichfalls an einem der parallelen Eingänge des 3-Bit~Schieberegiüi:ers 5 als Signal C^₂. .

Eine Teilerschaltung'6 empfängt das Ausgangssignal des UND-Gliedes 2 und den Taktimpuls a und erzeugt ein Ausgangstaktsignal, das dadurch erhalten wird, daß der Taktimpuls
durch 4 geteilt wird, wenn das. Ausgangssignal des UND-Gliedes 2 den logischen Wert 1 hat, während es ein Ausgangstaktsignal erzeugt, das dadurch erhalten wird, daß der Taktimpuls durch 2 geteilt wird, wenn das Ausgangssignal des
UND-Gliedes 2 den logischen Viert O hat.

Das Ausgangstaktsignal der Teilerschaltung 6 liegt an einer Ladesignaleingangsklemme des Schieberegisters 5. An der
Serieneingangsklemme des Schieberegisters liegt ein logischer Wert O, während an der Schiebetakteingangsklemme ein
Taktimpuls b liegt, der eine Wiederholungsfrequenz hat, die das 1,5-fache der Wiederholungsfrequenz des Taktimpulses a
ist.

Das Einladen der Daten des Schieberegisters 5 erfolgt daher nach Beendigung einer 4-Bit-Verschiebung des Inhalts des
Schieberegisters 1, wenn das Ausgangssignal des UND-Gliedes 2 den logischen Wert 1 hat. Während die 4-Bit-Verschiebung
des Signals des Schieberegisters 1 erfolgt, wird der Inhalt des Schieberegisters 5 um 6 Bit verschoben, und werden drei logische Werte 0, die an der Serieneingangsklemme anschliessend an das Anliegen der Signal C-i^i, C,ρ und C₁^, lagen, von der Serienausgangsklemme des Registers 5 als Signale Cp-i >
Cgp u¹¹^· Cp-, ausgegeben. Die Umsetzung erfolgt daher nach der in Fig. 3 dargestellten Regel.

Wenn das Ausgangssignal des UND-Gliedes 2 den logischen

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• · *ί

- ν-

Wert O hat, erfolgt das Einladen der Daten des Schieberegisters 5 von den parallelen Eingangskiemmen, wenn der Inhalt des Schieberegisters 1 um 2 Bits verschoben ist, und werden die Signale C₁₁, C₁₂ und C₁^ von der Serienausgangsklemme des Schieberegisters 5 ausgegeben. In dieser Weise erfolgt die Umsetzung nach der Regel in Fig. 2.

Anhand von Fig. 6B wird im folgenden eine Schaltung zum Ausführen der Umsetzung beschrieben, die in Fig. 4 dargestellt ist.

Das Ausgangssignal C des Schieberegisters 5 in Fig. 6A liegt an der Serieneingangsklemrae eines 6 Bit-Schieberegisters 7. An der Takteingangsklemme des Schieberegisters liegt ein Taktimpuls d, der mit dem Taktimpuls b synchronisiert ist.

Es ist eine nicht dargestellte Schaltung vorgesehen, die die Taktimpulse a und b während einer Taktperiode des Taktimpulses d unterbricht, v/enn das letzte Bit eine gegebenen Blocks, der der Umsetzung von Fig. 4 unterworfen wird, der Anzahl der Blocks für jede Umwandlung, d.h. der sechs Blöcke in diesem Fall, vom Schieberegister 5 ausgegeben wird. V/enn diese Schaltung arbeitet, empfängt das Schieberegister 7 die Signale C₁₁, C_i2 und C₁-J (i = 1 oder 2), wenn die Signale C₁₁, C.ρ und C₇ durch das Schieberegister 5 erzeugt werden.

Das Ausgangssignal des Schieberegisters 7 liegt an einem 4 Bit-Schieberegister O und anschließend an einem 16 Bit-Schieberegister 9 und an einen 4-Bit-Schieberegister 10.

Die parallelen Ausgangssignale des Schieberegisters 7, die

„.entsprechen. _ , , ■_ , . ,

den fünf Bits von einem Bit aus \s das zuletzt am Schieberegister 7 liegt, die parallelen Ausgangssignale des Schieberegisters 8 und die parallelen Ausgangssignale des Schieberegisters 9, die vier Bits von einem Bit aus entsprochen,

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das zuletzt am Schieberegister 9 liegt, liegen an einem programmierbaren logischen Durchgang PLA 11.

Wenn die drei Bits C^, C^₂ ^{und c}^3 der vier Bits in einem Block; der umzusetzen ist, vom Schieberegister 8 empfangen sind, bewirkt der PLA ihre Umsetzung in Hinblick auf diejenigen drei Bits C.^ , C-₂ und C.-, und weiterer fünf Bits von beiden Seiten des Blockes. D.h„ mit anderen Worten, daß dann, wenn C_±1, C₁₂, C^ gleich(OIO),(001)oder(iOO) ist, der PLA bestimmt, ob das Bit-Huster P₀ die Bedingung von T____ in Hinblick auf fünf Bits von beiden Seiten des Blockes erfüllt oder nicht.

Wenn das Bit-Muster P₂ die Bedingung von P erfüllt, werden die Bit-Huster P^ und P₂ in das Schieberegister 8 und in ein 4-Bit-Schieberegister 12 jeweils durch den PLA 11 eingegeben. Zusätzlich v/erden die Datenverschiebungen in den Schieberegistern 7,8,9,10 und 11 mit dem Taktimpuls d synchronisiert. Weiterhin laden die Schieberegister 8 und 12 die Daten von ihren parallelen Eingangsklemmen synchron mit dem Taktimpuls d ein, wenn ein Ladesignal e anliegt. In ähnlicher Weise lädt das Schieberegister 10 Daten von seinen parallelen Eingangsklemmen synchron mit dem Taktimpuls d, wenn ein Ladesignal f anliegt. Die beiden mittleren Klemmen der vier parallelen Eingangsklemraen der Schieberegister 8,10 und 12 sind mit den Ausgangsklemmen des PLA 11 verbunden, und die beiden anderen Klemmen auf beiden Seiten sind so geschaltet, daß sie Daten empfangen, die an ihrem Serieneingang liegen.

Wie es in Fig. k dargestellt ist, sind die beiden Bits b^ und b/ der vier Bit-Daten, die in beiden Bit-Mustern P₁ und P₂ geneinsam sind, gleich C.^ und C.- jeweils. Da C₁^ an der dritten Bit-Klemme des Schieberegisters 8 und 12

BADORiGfNAL

vorliegt, und C.,. an der sechsten Bit-Klemme des Schieberegisters 7 vorliegt, erzeugt der PLA11 nur die anderen beiden Bits bp und b^, die nicht immer in den Bit-Mustern P₁ und Pp gemeinsam ist, und lädt der PLA11 diese in die Schieberegister 8 und 12. Diese beiden Bits bp und bwerden gleichfalls in einer 2 .-Bit-Verriegelungsschaltung 13 gespeichert.

Zwei Flip-Flop-Schaltungen I4'und 16 und zwei AUF-AB-Zähler 15 und 17 sind dazu vorgesehen, zv/ei Absolutwerte D^ und D₂ der Gleichspannungsanteile vom Zeitpunkt des Einladens der Daten zur Umsetzung bis zum Zeitpunkt direkt bevor dem nächsten Einladen zu berechnen, wobei diese Absolutwerte jeweils Werte für die Anwendung des Bit-Musters P^ oder P₂ wiedergeben.

Die Flip-Flop-Schaltungen 14 und 16 empfangen ein Ausgangssignal der vier Bit-Schieberegister S und 12 jeweils und legen ein Ausgangssignal an den AUF-AB-Zählsteuereingang der AUF-AB-Zähler 15 und 17. Der Zustand der Flip-Flop-Schartungen 14 und 16 wird auf Signale mit dem logischen Wert 1 von den Schieberegistern 8 und 12 jeweils ansprechend umgekehrt. Die AUF-AB-Zähler 15 und 17 zählen die Taktimpulse d auf, wenn ein Signal mit hohem Pegel von den Flip-Flop-Schaltungen 14 und 16 anliegt und zählen diesel-' ben Impulse ab, wenn ein Signal mit niedrigem Pegel von den Flip-Flop-Schaltungen 14 und 16 anliegt. Die AUF-AB-Zähler 15 und 17 summieren daher die Gleichspannungsanteile D^ und Dp jeweils. Darüberhinaus werden die AUF-AB-Zähler 15 und 17 am Anfang auf einen absoluten Wert des Gleichspannungsanteils D^ und Dp der vorhergehenden Datenblöcke gesetzt, wobei angenommen wird, daß D. gleich Dp ist (D₁ = D₂ ).

Die· summierten Werte der Gleichspannungsanteile D^ und Dp

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werden in einem Komparator 18 verglichen.

Diese Rechen- und Vergleichsvorgänge sind dann beendet, wenn drei Bits im Bit-Muster P^ im Schieberegister TO aufgenommen sind. V/enn D₁ größer als Dp ist (D₁^ D_?), dann erzeugt der Komparator 18 ein Ladesignal f, das am Ladesignaleingang des Schieberegisters 10 liegt. Dann werden'die Signale b₂ und b, des Bit-Musters P₂, die in der zwei Bit-Verriegelungsschaltung 13 gespeichert sind, in das Schieberegister 10 zum Zeitpunkt des nächsten Taktimpulssignals d eingeladen.

Wenn umgekehrt D₁ kleiner oder gleich D₂ ist (D₁ = D₂), wird das Ladesignal f nicht erzeugt und bleibt der Inhalt des Schieberegisters 10 so wie das Bit-Muster P₁.

Der Komparator 18 erzeugt auch eins von beiden Steuersignalen g und g¹, die jeweils an der Flip-Flop-Schaltung 14 und dem AUF-AB-Zähler 15 und der Flip-Flop-Schaltung 16 und dem AUF-AB-Zähler 17 liegen, was einem Bit-Muster des größeren Gleichspannungsanteils entspricht. Anschließend wird der Zustand der Flip-Flop-Schaltung 14 oder 16 und des AUF-AB-Zählers 15 oder 17? an denen das Steuersignal g oder g' liegt, gleich dem des jeweils anderen Schaltungsbauteiles gemacht, was einem Bit-Muster mit einem niedrigeren Gleichspannungsanteil entspricht. Die Schaltungen v/erden somit auf den Anfangszustand zur Berechnung der Gleichspannungsanteile D^ und D₂ gesetzt.

V/enn die drei Bit-Daten C₁₁, C_±?, C_±7 gleich (0,0,0) oder (1,0,1) sind, und v/enn das Bit-Kuster Pp die Bedingung von T „ nicht erfüllt, wird das Bit-Muster P₁ in beide Schieberegister 8 und 12 geladen. In diesen Fall wird das Ladesignal f nicht erzeugt, da die Gleichspannungsanteile D₁

und Dp immer gleich groß sind (D^ = D₂).

Im folgenden wird anhand von Fig.7 eine Demodulatorschaltung beschrieben, die dazu dient, die durch die Schaltung in Fig. 6a und 6B umgesetzten Daten umzukehren.

Wie es in Fig. 7 dargestellt ist, sind ein 2- Bit-Schieberegister 20, ein - 1- Bit-Schieberegister 21 und ein 4 - Bit-Schieberegister 22 in Reihe miteinander geschaltet, um ein 7 - Bit-Schieberegister zu bilden.

Die umgesetzten Eingangsdaten liegen am 2 - Bit--Schieberegister 20 nach Maßgabe eines Taktimpulses h. Jede binäre Codierung der Eingangssignale wird auf zwei verschiedene Arten in Abhängigkeit vom Typ des Blockes, zu den die binäre Codierung gehört, dem ' 7 -Bit-Schieberegister zugeführt.

Wenn insbesondere■die binäre Codierung zu einem Block gehört,der nicht der Umsetzung gemäß Fig.· 4 unterworfen wurde, wird die binäre Codierung der Reihe, nach vom 7-Bit-Schieberegister aufgenommen, \ienn andererseits eine Umsetzung gemäß Fig. 4 bewirkt wurde, erfolgt ein Umkehrvorgang der Umsetzung von Fig. 4, wenn vier Bits, eines solchen Blockes dem Z- Bit-Schieberegister 20, dem 1-Bit-Schieberegister 21 und dem ersten Bit des · 4-' Bit-Schieberegisters 22 eingegeben sind.

Die resultierenden drei Bits der Umkehrumsetzung werden am zweiten Bit des 2-. Bit-Schieberegisters 20, im T-Bit-Schieberegistor 21 und an ersten Bit des 4- Bit- ■ Schieberegisters 22 gehalten. Das erste Bit des 2- Bit-SchieberegisterG 21 empfängt eine binäre Codierung des ersten Bits des nächsten Blockes. Dabei bleibt der Inhalt

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yfff

des zweiten, dritten und vierten Bits des 4 — Bit-Schieberegisters 22 unverändert.

Da die Umsetzung von Fig. 4 ausgedrückt wird als C. ^ = b-,, C-^ = tyr und C.ρ ⁼ b^ + bp + b. , wird die Umkehrung da- ' durch bewirkt, daß C.ρ in das ' 1-Bit-Schieberegister 21 über- ein NOR-Glied 23 rnit drei Eingängen, ein Steuersignal i und einen Wähler 24 eingegeben wird und der Inhalt des 2-Bit - -Schieberegisters 20 zum gleichen Zeitpunkt um 1 Bit verschoben wird. In diesem Zustand wird der Taktimpuls b durch ein UND-Glied 35 unterbrochen und bleiben das Steuersignal i, das nur an dieser Stelle den logischen Wert 0 hat, und daher der Inhalt des 4~ Bit-Schieberegisters 22 unverändert. Nach dem oben beschriebenen Vorgang enthalten die Schieberegister 20,21 und 22 binäre Codierungen der Blöcke, die gleichmäßig von drei Bits gebildet werden.

Ein NOR-Glied 26, ein ODER-Glied 27, eine Teilerschaltung 29 und ein 4"Bit-Schieberegister 28 sind dazu vorgesehen, einen Vorgang zu bewirken, der eine Umkehrbeziehung zu den Umsetzungen in Fig. .2 und 3 hat. Wenn C₂₁ = C₂₂ ~ C₂^ = 0 ist, erzeugt das NOR-Glied 26 ein Ausgangssignal mit dem logischen Wert 1. Anschließend werden die beiden Bits d^p und d₂₁ , die dem 4«- Bit-Schieberegister 23 zuzuführen sind, gleich 1 gesetzt (d₁₂ = d₂₁ = 1). Die Anschlüsse der anderen beiden Bis d^^ und d₂₂ sind rait den Anschlüssen der beiden Bits C₁₁ und C₁- des 4 - Bit-Schieberegisters jeweils verbunden. In dieser Weise wird ein Vorgang ausgeführt, der eine Umkehrbeziehung zu der Umsetzung von Fig. 3 hat.

Wenn die Bedingung C₂₁ = C₂₂ = Cp, = 0 nicht erfüllt ist. erzeugt das NOR-Glied 26 ein Ausgangssignal mit dem logischen Wert 0. Die beiden Bits d,.,, und d_1? v/erden daher gleich den beiden Bits C₁₁ und C^ Cd₁₁ = C₁₁, d₁₂ = C₁-).

Es läuft daher ein-Vorgang ab^.-dscci eine Umkehrbeziehunr; zu

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3.0-

-yt-

der Umsetzung in Fig. 2 hat.

Diese binären Codierungen cl^» ^21' cl^ ¹^ ^11 ^wer^^ei1 in das Schieberegister 28 eingegeben und dann nacheinander entsprechend einem Taktimpuls j ausgegeben.

An der Teilerschaltung 29, die ein Ladesignal für das 4-Bit-Schieberegister 28 erzeugt liegt das Ausgangssignal des NOR-Gliedes 26 sowie der Taktimpuls j. Wenn das Ausgangssignal des NOR-Gliedes 26 den logischen Wert 0 hat, teilt die Teilerschaltung 29 den Taktimpuls j durch 2, während dann, wenn das Ausgangssignal des NOR-Gliedes 26 den logischen Wert 1 hat, die Teilerschaltung 29 den Taktimpuls j durch 4 teilt.

Wenn daher das Ausgangssignal des NOR-Gliedes 26 den logischen Wert O hat, werden die nächsten Daten in das ^--Bit-Schieberegister 28 immer dann eingegeben, wenn zwei · Bits des inversen Signals davon ausgegeben werden. Wenn andererseits das Ausgangssignal des NOR-Gliedes 26 den logischen Wert 1 hat, werden die nächsten Daten dem 4~Bit-Schieberegister 28 dann eingegeben, wenn 4- Bits des inversen Signals davon ausgegeben sind. Der aufeinanderfolgende Vorgang der umgekehrten Umsetzung erfolgt daher alle ein oder zwei Blöcke in Abhängigkeit von der Art der bewirkten Umsetzung.

Wie es oben beschrieben wurde, werden bei dem erfindungsgemäßen Verfahren zum Umsetzen binärer Daten binäre Codierungen in jedem Block mit M Bits einer eingegebenen Datenfolge in binäre Codierungen mit N Bits umgesetzt und werden die binären Codierungen mit N.Bits in binäre Codierungen mit J Bits bei allen L Blöcken der Datenfolge umgesetzt.

Das Umsetzungsverfahren kann daher so ausgelegt werden-, daß es eine ausreichende Länge wenigstens des Zeitintervalls

T . oder T hat und, daß der Gleichspannungsanteil oder mm w ⁷ JT u

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β O β *

der niederfrequente Anteil beseitigt wird» Weiterhin können die Beziehung zwischen den Längen T_min und Q?_w und die Frequenz des zu beseitigenden Anteils dadurch bestimmt werden, daß die Werte von L und J in der oben beschriebenen Weise gewählt werden.

Das erfindungsgemäße Umsetzungsverfahren hat darüber hinaus den Vorteil, daß der Aufbau der Demodulatorschaltung relativ einfach, ist.

Wenn beispielsweise- .die oben beschriebenen Werte M und F gleich. 2 und gleich. 3 (M=2, $F=3) gewählt werden und die Umsetzungen, die in Figur 2 und 3 dargestellt sind, wie beim oben beschriebenen Ausführungsbeispiel angewandt werden, werden ausreichend große Werte von T . und I erhalten.

IQ-LIX W

Die speziellen Werte von T.. T_maX und T sind die folgenden:

τ = -2k- J-T τ = -Q- ^1S τ min' 3L+1 ' 3 / max 3L+1 * 3 ■

¹W ~ 3L+1 · ~3~ *

Durch eine geeignete Auslegung jeder Umsetzung kann der Aufbau der Demodulatorschaltung weiter vereinfacht werden.

Wenn in den obigen Gleichungen der Wert von L gleich 6 ist, wie es bei dem obigen Ausführungsbeispiel der Fall ist, ergeben sich die folgenden Werte für T„_ir. iincl 3?_w.

In diesem Fall ist T_max 11 % kleiner als bei der 8 : 14 Modulation EFM und ist Q?_w 34 % größer als bei der 8 : 14 Modulation EFM.

Da der Wert von T sowie der Wert von T . zur Amplitude des Signals am Aufnahmepunkt im Fall der Wiedergabe einer Aufzeichnung und bei einem.Wiedergabesystem, das einen Laserstrahl verwendet,beiträgt, hat das erfindungsgemäße

BAD

Verfahren eine größere Amplitude am Aufnahmepunkt im Bereich der in. der Praxis angewandten Aufzeichnungsdichte als beim 8 : 14 Modulationsverfahren.

Das erfindungsgemäße Verfahren hat daher größere Toleranzen gegenüber einem Rauschen oder gegenüber Schwankungen der Zeitachse (Zittern) des Wiedergabesignals.

Aufgrund der oben beschreibenen Vorteile kann das erfindungsgemäße Verfahren bei verschiedenen Systemen der Datenaufzeichnung oder Datenübertragung, beispielsweise bei Wiedergabesystemen die eine Änderung der elektrostatischen Kapazität ausnutzen oder bei magnetischen Aufzeichnungs- und Wiedergabesystemen angewandt werden, um eine Datenaufzeichnung mit hoher Dichte oder eine Datenübertragung mit hoher Dichte durchzuführen.

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Claims

Dr. F. Zumstein sen. - Dr. E. Assmann - Dr. F

Dipl.-lng. F. Klingseisen - Dr. F. Zumstein jun.

PATENTANWÄLTE

_ELASSENE VERTRETER BE.M E Ü R O P A , 8 O H E N P A T B N T^A M T ELAeotr«¹¹ »·- _ . . _ ^ ι. η i-> ο I= A M PATENT OFFIOt

3/Li/My FPG01-8216

PIONEER EIiICTRONIC CORP«, Japan

Verfahren zum Umsetzen einer binären Datenfolge

PATENTANSPRÜCHE

. Verfahren zum Umsetzen einer binären Datenfolge, gekennzeichnet durch einen ersten Schritt, in dem die binäre Datenfolge in eine Vielzahl von aufeinanderfolgenden Blöcken unterteilt wird, von denen jeder Daten mit M Bits hat, wobei M eine natürliche Zahl ist, einen zweiten Schritt, in 'dem alle Daten mit M Bits in Daten mit N Bits umgesetzt werden, wobei N eine natürliche Zahl ist und N ·*· M+1 ist,und einen dritten Schritt, in dem die Daten aus N Bits in jedem der L Blöcke, wobei L eine natürliche Zahl ist, in Daten mit J Bits umgesetzt werden, wobei J eine natürliche Zahl ist.
2. Verfahren nach Anspruch 1,
dadurch gekennzeichnet,

daß J gleich oder größer als N+1 ist, daß die Daten aus IT Bits eine erste Datenart, die einem Datenblock aus J Bits entspricht,und eine zweite Datenart, die wenigstens zwei Datenblöcken aus J Bits entspricht, umfassen und daß im dritten Schritt einer der wenigstens zwei Datenblöcke aus J Bits ausgewählt wird, um den Gleichspannung sant eil oder niederfrequenten Anteil des Signals

■ · 4 ■

so klein wie möglich zu machen, das nach der Umsetzung der binären Datenfolge erhalten werden soll.
3. Verfahren nach Anspruch 1 , dadurch gekennzeichnet, daß M und N gleich 2 und 3 jeweils sind, daß die 2-Bit-Daten erste Daten, zweite Daten, dritte Daten und vierte Daten umfassen, und daß im ersten Schritt die ersten, zweiten, dritten und vierten Daten in Binärcodierungen "010", "001", "100" und "101" Jeweils umgesetzt werden, wenn die Daten von zwei benachbarten Blöcken keine Kombinationen "zweite Daten . dritte Daten", "zweite Daten . vierte Daten", "vierte Daten . dritte Daten" oder "vierte Daten . vierte Daten" sind,und daß jede der Kombinationen in binäre Kodierungen "010 . 000", "001 . 000", "100 . 000" und "101 . 000" jeweils umgesetzt werden, wenn die Daten von zwei benachbarten Blöcken eine der genannten Kombinationen sind.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die ersten, zweiten, dritten und vierten Daten binäre Codierungen "00", "01", "10" und "11" jeweils sind.
5. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß N und J gleich 3 und 4- jeweils sind,und daß im dritten Schritt die 3-Bit-Daten "010", "001", "000" und "101" in die 4-Bit-Daten "0010" oder "0000", "0101" oder "0001", "1010" oder "1000" und "0100" und "1001" jeweils umgesetzt werden.
6. Verfahren nach Anspruch 2, dadurch gekennzeichnet,

BAD ORIGiMAL

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daß N und J gleich 3 und 5 jeweils sind, und daß im dritten Schritt die 3-Bit-Daten "010", "001", "100", "000" und "101" in die 5-Bit-Daten "01010", "00010" oder "01000", "00101", "01001" oder "00001", "10100", "10010" oder "10000", "00100" oder "00000" und "10101" oder "100001" jeweils umgesetzt werden«,
7. Verfahren zum Umsetzen einer "binären Datenfolge, gekennzeichnet durch

einen ersten Schritt, in dem die binäre Datenfolge in eine Vielzahl von aufeinanderfolgenden Blöcken unterteilt wird, von denen jeder 2-Bit-Daten aus ersten, zweiten, dritten oder vierten Daten aufweist, und einen zweiten Schritt, in dem die ersten, zweiten, dritten und vierten Daten in binäre J-Bit-Codierungen "010", "001", "100" und "101" jeweils umgesetzt werden, wenn die Daten von zwei benachbarten Blöcken keine Kombination von "zweiten Daten . dritten Daten", "zweiten Daten . vierten Daten", "vierten Daten „ dritten Daten" und "vierten Daten . vierten Daten" sind, während jede der Kombinationen in die binären Codierungen "010 . 000", "001 . 000", "100 . 000" und "101 . 000" jeweils umgesetzt werden, wenn die Daten von zwei benachbarten Blöcken eine der Kombinationen darstellen«
8. Verfahren nach Anspruch 7»
dadurch gekennzeichnet,

daß die ersten, zweiten, dritten und vierten Daten binäre Codierungen "00", "01", "10" und "11" jeweils sind»