DE3225058C2

DE3225058C2 -

Info

Publication number: DE3225058C2
Application number: DE3225058A
Authority: DE
Inventors: Misao Katano Osaka Jp Kato; Yasuharu Suita Osaka Jp Shimeki; Hiroshi Hirakata Osaka Jp Matsushima; Shiro Minoo Osaka Jp Tsuji; Nobuyoshi Amagasaki Hyogo Jp Kihara; Yoshinori Osaka Jp Amano
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1981-07-06
Filing date: 1982-07-05
Publication date: 1991-07-18
Also published as: GB2105152B; DE3225058A1; GB2105152A; US4544962A

Description

Die Erfindung bezieht sich auf eine Vorrichtung gemäß dem Oberbegriff des Patentanspruchs 1, mittels der insbesondere digitalisierte analoge Signale vor der Magnetaufzeichnung codiert und bei der Wiedergabe decodiert werden.

Es wurden bisher verschiedenerlei Versuche unternommen, eine Aufzeichnung digitalisierter analoger Tonfrequenzsignale mit hoher Dichte zu erzielen. Ein derartiges Vorgehen besteht darin, die binären Daten in eine Vielzahl von Datensegmenten zu gliedern und jedes Datensegment in ein entsprechend einer vorbestimmten Regel verschiedenes Bitmuster umzusetzen. Das in der DE-OS 27 31 516 beschriebene und im weiteren als 3PM-Verfahren bezeichnete Kodierverfahren, verwendet für das Kodieren von Binärdaten den Dreistellen-Modulations-Code, der auch als Dreiphasen-Modulations- Code bezeichnet wird, wobei die theoretischen Grundlagen zu diesem Verfahren von P.A. Franaszek in "IBM Journal of Research and Development", Band 14, Juli 1970, Seite 376 bis 383 beschrieben sind.

Derartige Codierverfahren zeichnen sich durch eine Lauflängenbegrenzung aus, d. h. die binären Daten werden in m-Bit-Datensegmente aufgegliedert und in n-Bit-Codesignale umgesetzt, wobei m kleiner als n ist. Bei diesem Verfahren wird die Anzahl der "0"-Bits in einem jeden "0"-Bit-Durchlauf beschränkt, so daß die Lauflänge in dem jeweiligen n- Bit-Codesignal auf d bis k begrenzt ist. Aufgrund dieser Parameter wird das codierte Signal als (m, n, d, k)-Codesignal bezeichnet.

Die Verfahren zum Codieren und Decodieren werden allgemein hinsichtlich der maximalen Ummagnetisierungszeit T_max, die durch die maximale Lauflänge der "0"-Bits bestimmt ist, der kürzesten Ummagnetisierungszeit T_min, die durch die kleinste Lauflänge der "0"-Bits bestimmt ist und der Fenster- bzw. Ausschnittszeit Tw bewertet, die für die Erfassung von Ummagnetisierungen erforderlich ist. Theoretisch kann eine Aufzeichnung hoher Dichte einfach durch Verringern des Werts T_min erzielt werden. Da jedoch die aufgezeichneten Signale entsprechend den Umkehrpunkten der Magnetpole im Aufzeichnungsmaterial als aus an diesen Umkehrpunkten entstehenden Signalkomponenten zusammengesetzte Kurvenform reproduziert werden, würde eine Verringerung des Werts T_min beträchtliche gegenseitige Störungen zwischen benachbarten Signalkomponenten ergeben. Aufgrund dieser Störungen besteht bei der Kurvenform der reproduzierten Signale die Tendenz zum unregelmäßigen Auftreten von Spitzen und Senken mit sich daraus ergebenden Amplitudenänderungen. Dies führt zur Entstehung von Erfassungsfehlern.

Andererseits würde eine Verringerung des Wertes T_max eine Verengung der Bandbreite der reproduzierten Signale ergeben, so daß daher die Taktkomponenten einen wesentlichen Teil der Bandbreite einnehmen. Dies erlaubt eine einfache Gestaltung von Phasenkopplungskreis-Schaltungen, die zum Rückgewinnen des Zeitsteuersignals eingesetzt werden. Daher ist es für ein richtiges Arbeiten des Phasenkopplungskreises anzustreben, daß der Wert T_max so klein wie möglich ist.

Es ist erwünscht, daß der Wert Tw so groß wie möglich ist, da dadurch der Bereich für die Erfassung von Spitzenwerten in dem reproduzierten Signal und daher der Spielraum der Zeitachsen-Abweichung des Spitzenwertes vergrößert wird und die Fälle des Erfassens falscher Spitzenwerte vermindert werden können.

Bei dem 3PM-Verfahren wird der Binärdatenstrom, der aus einer Folge von Eins- und Nullbits besteht, die jeweils in einem Intervall T vorkommen, in entsprechende Datengruppen oder -worte zu je drei Datenbits aufgeteilt. Die entsprechenden Datenworte werden nacheinander aufgenommen und aufgezeichnet, indem jedes Wort durch ein Codesignal oder eine Kombination von zwei Codesignalen dargestellt wird, welche allein das Datenwort darstellt. Bei der Erzeugung der Codesignale wird gewährleistet, daß, um eine Bitverschiebung zu verhindern, ein minimaler Abstand (T_min= 1,5 T) zwischen den Signalübergängen eingehalten wird, was dadurch erreicht wird, daß Signalübergänge, die in zu geringem Abstand angeordnet sind, durch eine kleinere Anzahl Übergänge ersetzt werden. Damit bei der Decodierung das Selbsttakten möglich ist, besteht weiterhin die Forderung nach einem begrenzten maximalen Abstand T_max zwischen aufeinanderfolgenden Übergängen, wobei T_max üblicherweise beim 3PM-Codierverfahren 6 T beträgt.

Hinsichtlich der vorstehend beschriebenen Parameter können verschiedenartige herkömmliche Codiersysteme folgendermaßen miteinander verglichen werden:

wobei T den Bit-Zwischenabstand der Daten vor dem Codieren darstellt.

Der T_min-Wert von 1,5 T, der für das 3PM-Codierverfahren erhalten wird, gilt zwar als den Erfordernissen für die Aufzeichnung hoher Dichte genügend. Durch den T_max-Wert von 6 T können jedoch Schwierigkeiten auftreten, wenn aus der Folge der reproduzierten binären Daten das Taktsignal unter Verwendung eines Phasenkopplungskreises abzuleiten ist.

Demgegenüber liegt der Erfindung die Aufgabe zugrunde, eine gattungsgemäße Verarbeitungsvorrichtung derart auszugestalten, daß die an sich bekannte Einhaltung von minimalen und maximalen Grenzwerten für die Anzahl aufeinanderfolgender Bits "0" mit verhältnismäßig einfachem Schaltungsaufbau zuverlässig gewährleistet werden kann.

Diese Aufgabe wird mit den im kennzeichnenden Teil des Patentanspruchs 1 genannten Mitteln gelöst.

Demnach wird mit einfachem Schaltungsaufbau gewährleistet, daß beim Decodieren durch das zuverlässige Einhalten der Grenzwerte die Bitverschiebung vermeidbar ist und das Taktsignal aus den reproduzierten binären Ziffern jederzeit gut abgeleitet werden kann.

Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher erläutert.

Fig. 1 ist ein Blockschaltbild eines Video-Bandaufzeichnungssystems als Ausführungsbeispiel für die Verarbeitungsvorrichtung.

Fig. 2 ist eine Skizze, die die Formate eines Blocks aus 4-Bit-Datensegmenten sowie eines Blocks aus codierten 8-Bit-Codesignalen veranschaulicht.

Fig. 3 ist ein Zeitdiagramm, das zur Erläuterung des Verarbeitungsverfahrens verschiedenerlei Kurvenformen zeigt.

Fig. 4 ist ein Blockschaltbild einer Abwandlung des Ausführungsbeispiels nach Fig. 1.

Fig. 5 ist ein Blockschaltbild eines Video-Bandwiedergabesystems, das in Verbindung mit dem System nach Fig. 1 eingesetzt wird.

In der Fig. 1 ist als Ausführungsbeispiel der Verarbeitungsvorrichtung ein Video- Bandaufzeichnungsgerät gezeigt. In einem herkömmlichen Analog/ Digital-Wandler 10 werden analoge Video- oder Tonfrequenzsignale abgefragt und zu digitalen Daten quantisiert, die an einen Schreib/Lesespeicher bzw. Zeitverdichtungs- Speicher 12 angelegt werden. Der Zeitverdichtungs-Speicher 12 wird mit Taktimpulsen einer Frequenz f aus einem ersten Taktgeber 30 gespeist, um die gespeicherten digitalen Daten derart auszulesen, daß mit 256 Bits von Informationsdaten 53 jeweils 16 Bits eines von einem (später in Einzelheiten beschriebenen) Pseudo-Blocksynchronisiersignal-Generator 14 erzeugten Pseudo-Blocksynchronisier-Codesignals 51 und 16 Bits eines von einem bekannten Blockprüfungssignal- bzw. CRC-Prüfcodesignal-Generator 16 erzeugten zyklischen Blockprüfungscodesignals bzw. CRC-Codesignals 55 an Addierern 18 und 20 derart gemischt werden, daß die aus dem Speicher 12 ausgelesenen Daten zeitlich zu einem Rahmen- bzw. Blockformat gemäß der Darstellung in Fig. 2 komprimiert sind.

Die Blockdaten, von denen ein Teil als 60 in Fig. 3 gezeigt ist, werden durch Taktimpulse 61 (nach Fig. 3) aus dem ersten Taktgeber 30 unter Taktsteuerung in ein 4-Bit-Seriell/ Parallel-Schieberegister 22 eingegeben und daraus in paralleler Form an einen Codierer 24 angelegt. Der Codierer 24 setzt die 4-Bit-Datensegmente aus dem Schieberegister 22 jeweils in ein 8-Bit-Codesignal um, das entsprechend einem von einem Worttaktgeber 34 zugeführten Worttaktimpuls 62 in paralleler Form einem Parallel/Parallel-Schieberegister 26 zugeführt wird. Entsprechend dem Worttaktimpuls 62 wird das dem Schieberegister 26 zugeführte 8-Bit-Codesignal zu einem Parallel/Seriell-Schieberegister 28 übertragen, aus dem es im Ansprechen auf von einem Taktgeber 32 zugeführte Taktimpule 63 mit der Frequenz 2f in serieller Form einer Schaltstufe 40 zugeführt wird.

Die aus dem Schieberegister 28 für ein jeweiliges Blockintervall ausgelesenen Daten werden auf diese Weise durch die in Fig. 2 veranschaulichte 4/8-Bit-Codierung in einen Strom aus 32 Bits eines Blocksynchronisier-Codesignals 52, 512 Bits von Informationsdaten 54 und 32 Bits eines CRC- Codesignals 56 umgesetzt. Die Schaltstufe 40 empfängt die Taktimpulse aus dem zweiten Taktgeber 32, um die Zeitsteuerung der Blocksynchronisierung zu erfassen und anstelle des 32-Bit-Blocksynchronisier-Codesignals, das aus dem 16-Bit-Pseudo-Blocksynchronisier-Codesignal 51 umgesetzt wurde, das unverwechselbare Blocksynchronisier-Codesignal 52 einzusetzen, das von einem Blocksynchronisier- Codesignal-Generator 42 zugeführt wird. Wie es später beschrieben wird, hat das Blocksynchronisier-Codesignal 52 ein Bitmuster, das durch keinerlei Kombination der nachfolgenden Informations-Codesignale nachgebildet wird. Die Impulse aus der Schaltstufe 40 werden von einem Wechselschrift- bzw. NRZ-Schrift-Umkehrmodulator 46 aufgenommen, um die Impulse zu Wechselschrift- bzw. NRZ-Signalen 65 zu modulieren, die für die Aufzeichnung auf ein Band 50 über einen Wandler- bzw. Aufzeichnungskopf 48 geeignet sind.

Das Video-Bandaufzeichnungsgerät enthält ferner einen "0000"- Detektor 36 und einen "101"-Detektor 38, die an den Ausgang des Codierers 24 angeschlossen sind. Der Ausgang des "0000"- Detektors 36 ist an den Codierer 24 angeschlossen, während jeweilige Ausgänge des "101"-Detektors 38 an die Schieberegister 26 bzw. 28 angeschlossen sind.

Die Funktionsweise der Schaltung nach Fig. 1 wird durch die Beschreibung eines 4/8-Bit-Codier-Algorithmus des Verarbeitungsverfahrens verdeutlicht, der anhand der Tabelle I erläutert wird, die die Zusammenhänge zwischen einem jeweiligen 4-Bit-Datensegment und einem entsprechenden 8-Bit-Codesignal veranschaulicht. Das Codierprinzip beruht auf der Forderung, daß der Strom codierter Daten innerhalb der Codesignale eine Durchlauflänge von mindestens zwei "0"- Bits und zwischen benachbarten Codesignalen eine Durchlauflänge von mindestens zwei "0"-Bits bis höchstens neun "0"- Bits enthält. Zur Erfüllung dieser Forderungen werden die Bitmuster aufeinanderfolgend benachbarter 8-Bit-Codesignale hinsichtlich der folgenden Randbedingungen überprüft:

Bedingung A:
Ob die vier wertniedrigen Bits eines vorangehenden 8-Bit-Codesignals "0000" sind;
Bedingung B:
Ob das wertniedrigste Bit eines vorangehenden Codesignals "1" ist und
Bedingung C:
Ob die beiden werthöchsten Bits des nachfolgenden Codesignals "01" sind.

Tabelle I (Codier-Algorithmus mit T_max=5 T)

Der Codierer 24 hat im wesentlichen einen Festspeicher oder ein logisches Feld, aus dem entsprechend der Darstellung in der Tabelle I gemäß den 4-Bit-Eingabedaten die 8-Bit-Codesignale abgegeben werden. Der "0000"-Detektor 36 und der "101"-Detektor 38 dienen dazu, die Codesignalform entsprechend den vorangehend genannten Bedingungen zu verändern. Falls beispielsweise ein vorangehendes Codesignal in den niedrigen Bitstellen die Bits "0000" enthält (Bedingung A), gibt der Detektor 36 an den Codierer 24 einen Befehl ab, das addressierte 8-Bit-Codesignal in ein anderes angegebenes Codesignal zu verändern, wenn die Eingangsdaten entweder "0001" oder "0010" sind. Falls den Daten "0111" die Daten "1100" folgen, tritt eine Aufeinanderfolge "101" auf, die durch das wertniedrigste Bit des (dem Datenwert "0111" entsprechenden) vorangehenden Codesignals "01001001" und die beiden werthöchsten Bits des (den Daten "1100" entsprechenden) nachfolgenden Codesignals "01001000" gebildet ist. Der"101"-Detektor 38 erfaßt diese Zustände (Zustände B und C) und gibt an das Schieberegister 26 ein Befehlssignal "ändere 1 auf 0" sowie an das Schieberegister 28 ein Befehlssignal "ändere 01 auf 10" ab. Das Schieberegister 26 verändert den Inhalt des wertniedrigsten Bits des gerade darin gespeicherten vorangehenden Codesignals von "1" auf "0", während das Schieberegister 28 den Inhalt der beiden werthöchsten Bits des gerade in dem Schieberegister gespeicherten nachfolgenden Codesignals auf "10" erneuert.

Die Erfassung der Randbedingungen A, B und C und die Art der Änderung der Codesignale kann für die Schaltungsgestaltung dadurch vereinfacht werden, daß statt der Untersuchung der Inhalte der codierten 8-Bit-Codesignale die Inhalte der Eingabedaten untersucht werden.

Bei dieser Ausführungsform sind die Bedingungen A, B und C folgendermaßen definiert:

Bedingung A:
Die vorangehenden Daten sind "0100" oder "1000".
Bedingung C:
Die nachfolgenden Daten sind "0111", "1100", "1101", "1110" oder "1111".
Bedingung B:
Die vorangehenden Daten sind "0011", "0110", "0111", "1011" oder "1111".

Die Fig. 4 zeigt eine Schaltung, in der der gerade beschriebene Codier-Algorithmus enthalten ist. Die Schaltung hat ein 12-Bit-Seriell/Parallel-Schieberegister 72, das durch die Taktimpulse 61 zur Aufnahme der Eingabedaten 60 für die Speicherung von drei aufeinanderfolgenden Datensätzen getaktet wird. Die gespeicherten 12 Bits werden in Parallelform zu einem Codierer 74 übertragen, der im wesentlichen einen Festspeicher mit eingespeicherten Daten aufweist, die entsprechend dem Inhalt der 12-Bit-Adressierdaten in Übereinstimmung mit dem Codierformat gemäß der Tabelle I und den vorangehend genannten Bedingungen A, B und C addressiert werden. Im einzelnen werden in dem Codierer die Inhalte der aus dem Schieberegister 72 empfangenen Datenwerte untersucht, um zum Auslesen des entsprechenden Codesignals zu ermitteln, welche Bedingungen erfüllt sind. Die Speicherkapazität des für diese Datenumsetzung benötigten Festspeichers beträgt 32 kBits. Das erreichte 8-Bit-Codesignal wird in Parallelform im Ansprechen auf einen Worttaktimpuls 62 in ein 8-Bit-Parallel/Seriell-Schieberegister 76 eingegeben, das unter Taktsteuerung durch die Taktimpulse 63 zu der Schaltstufe 40 hin ausgelesen wird.

Da das codierte Signal einen kleinsten Zwischenimpulsabstand von zwei "0"-Bits und einen größten Zwischenimpulsabstand von neun "0"-Bits hat (der nur dann auftritt, wenn dem Datenwert "1000" der Datenwert "0000" folgt), ist die kürzeste Ummagnetisierungszeit T_min=1,5 T und die längste Ummagnetisierungszeit T_max=5 T (wobei T der Bitzwischenabstand der 4-Bit-Daten ist). Da der T_min-Wert gleich dem T_min-Wert des 3PM-Systems ist, während der T_max-Wert kleiner als der T_max-Wert des 3PM-Systems ist, ergibt das Datenverarbeitungsverfahren die gleiche Aufzeichnungsdichte wie das 3PM-System, während die Anforderungen hinsichtlich der Rückgewinnung der Taktimpulse bei der Reproduktion verringert sind.

Die Fig. 5 zeigt ein mit dem Video-Bandaufzeichnungsgerät nach Fig. 1 zu einer einzigen Einheit kombinierbares Video- Bandwiedergabesystem für das Datenverarbeitungsverfahren. Das Wiedergabesystem hat eine an einen Wiedergabekopf 82 angeschlossene Taktrückgewinnungsschaltung 80 zum Rückgewinnen der Taktimpulse 67 mit der Frequenz 2f (Fig. 3). An den Video- bzw. Wiedergabekopf 82 sowie den Ausgang der Taktrückgewinnungsschaltung 80 ist ein Wechselschrift- bzw. NRZ-Umkehrdemodulator 84 herkömmlicher Gestaltung angeschlossen. Der Demodulator 84 erzeugt ein in Fig. 3 gezeigtes Ausgangssignal 69, das bezüglich der Kurvenform eine Nachbildung des Ausgangssignals 64 des Schieberegisters 28 in dem Aufzeichnungssystem ist. Das Ausgangssignal 69 wird an ein 12-Bit-Seriell/Parallel-Schieberegister 86 sowie an einen Blocksynchronisierungs-Detektor 88 angelegt. Das Schieberegister 86 wird für die Aufnahme des Codesignals 69 aus dem Demodulator 84 mittels der Taktimpulse 67 aus der Taktrückgewinnungsschaltung 80 taktgesteuert. Der Blocksynchronisierungs- Detektor 88 empfängt gleichfalls die Taktimpulse 67 aus der Taktrückgewinnungsschaltung 80, um das 32-Bit-Blocksynchronisier-Codesignal zu erfassen. Das erfaßte Blocksynchronisier-Codesignal wird an einen Wortsynchronisier- Generator 90 sowie an eine Fehlerermittlungs- und Korrekturschaltung 92 und einen Zeitdehnungs-Speicher 94 angelegt. Der Wortsynchronisier-Detektor 90 ist so ausgebildet, daß er auf die Erfassung eines Blocksynchronisier-Codesignals hin die Taktimpule 67 aus der Taktrückgewinnungsschaltung 80 zu zählen beginnt und Worttaktimpulse 68 (Fig. 3) erzeugt. An den Ausgang des Wortsynchronisier-Detektors 90 ist ein 4-Bit-Verzögerungszähler 96 angeschlossen. Dieser Verzögerungszähler 96 ist so ausgebildet, daß er auf die Erfassung eines Worttaktimpulses 68 hin die Taktimpulse 67 zu zählen beginnt und bei dem Zählstand für jeweils vier Taktimpulse 67 ein Zählerausgangssignal erzeugt. Das um 4 Bits verzögerte Zählerausgangssignal wird an das Schieberegister 86 angelegt, damit dieses alle Bits eines vorgegebenen 8-Bit-Codesignals sowie die vier werthöchsten Bits eines nachfolgenden 8-Bit-Codesignals speichert und alle Bits des eingegebenen Codesignals in Parallelform an einen Decodierer 98 abgibt. Ein "1000"-Bitdetektor 100 ist mit seinem Eingang an die neunte bis zwölfte Bitstelle des Schieberegisters 86 angeschlossen, in welchem die vier werthöchsten Bits des nachfolgenden Codesignals gespeichert sind, und mit seinem Ausgang an den Decodierer 98 angeschlossen. Wenn die vier werthöchsten Bits des nachfolgenden Codesignals "1000" sind (Bedingung D), gibt der Detektor 100 einen Bitumsetzungsbefehl an den Decodierer 98 ab. Der Decodierer 98 weist im wesentlichen einen Festspeicher oder dergleichen auf, der einen Satz von 31 ursprünglichen 4-Bit-Datenwerten speichert, die derart angeordnet sind, daß sie im Ansprechen auf das 8-Bit-Codesignal aus dem Schieberegister 86 entsprechend einem in der nachstehenden Tabelle II dargestellten Umsetzalgorithmus ausgelesen werden. Vor der 8/4-Bitumsetzung spricht der Decodierer 98 auf das Ausgangssignal des Detektors 100 dadurch an, daß der Inhalt des Adressier-8-Bit- Codesignals untersucht wird, um zu ermitteln, ob dieses Codesignal einem von in der Tabelle II mit einem Stern bezeichneten fünf Codesignalen entspricht, und beim Zutreffen dieses Falles das wertniedrigste Bit des Adressier-8-Bit- Codesignals in "1" umzusetzen.

Tabelle II (Decodier-Algorithmus mit T_max=5 T)

Da sich während des Codiervorgangs bei der Erfüllung der Randbedingung C das wertniedrigste "1"-Bit der in der Tabelle I angegebenen besonderen Codesignale auf "0" ändert, stellt die Umsetzung des wertniedrigsten Bits auf "1" mittels des Decodierers 98 einen Vorgang dar, der zu dem Codiervorgang reziprok ist. Beispielsweise wird der ursprüngliche Datenwert "0011" zuerst in ein Codesignal "00001001" umgesetzt, das dann weiter in "00001000" umgesetzt wird, wenn die Bedingung C erfüllt ist, wonach die Umsetzung des Codesignals "00001000" in "00001001" im Decodierer 98 die Rückumsetzung des letzteren Codesignals "00001001" in den ursprünglichen Datenwert "0011" ermöglicht.

Das Ausgangssignal des Decodierers 98 wird im Ansprechen auf das verzögerte Worttaktsignal aus dem Verzögerungszähler 96 in Parallelform zu einem 4-Bit-Parallel/Seriell- Schieberegister 102 übertragen. Das Schieberegister 102 wird mittels Impulsen 71 (Fig. 3) mit einer Frequenz f taktgesteuert, die von einem 1 : 2-Teilungszähler 104 zugeführt werden, der an den Ausgang der Taktrückgewinnungsschaltung 80 angeschlossen ist. Auf diese Weise werden ursprüngliche 4-Bit-Daten 70 (Fig. 3) mit der Frequenz f in serieller Form aus dem Schieberegister 102 an die Fehlerermittlungs- und Korrekturschaltung 92 abgegeben. In dieser Schaltung wird das CRC-Codesignal erfaßt, um fehlerhafte Daten zu ermitteln und über die Parität die betreffenden Bits zu korrigieren. Die fehlerfreien Daten werden dem Zeitdehnungs-Speicher 94 zugeführt. Der Speicher 94 wird mittels der Impulse aus dem Zähler 104 getaktet, um die Daten aus der Fehlerermittlungs- und Korrekturschaltung 92 aufzunehmen, und mittels Taktsignalen niedrigerer Frequenz aus einem Taktgeber 106 getaktet, um die Informationsdaten unter Ausscheiden des Blocksynchronisier-Codesignals abzugeben. Die 4-Bit-Informationsdaten werden in dem Speicher 94 in die ursprüngliche Datenform gegliedert und zur Digital/ Analog-Umsetzung an einen D/A-Wandler 108 abgegeben.

In den Tabellen III, IV, V und VI sind Abwandlungsformen von Codier- und Decodier-Algorithmen dargestellt. Jeder dieser Algorithmen ergibt den gleichen T_min-Wert wie bei dem vorangehend beschriebenen Ausführungsbeispiel. Der T_max-Wert ist jedoch kleiner als bei dem vorangehenden Ausführungsbeispiel. Dies ist hinsichtlich der Erleichterung der Anforderungen bei der Rückgewinnung der Taktimpulse bei der Wiedergabe vorteilhaft.

Die Tabelle III zeigt einen Codier-Algorithmus mit einem T_max-Wert von 4,5 T. Zusätzlich sind Randbedingungen folgendermaßen definiert:

Bedingung E:
Der vorangehende 4-Bit-Datenwert ist "0010", "0100", "0111" oder "1110".
Bedingung F:
Der vorangehende 4-Bit-Datenwert ist "0100" oder "0111".
Bedingung F:
Der vorangehende 4-Bit-Datenwert ist verschieden von "1000" und "0111".
Bedingung G:
Der vorangehende 4-Bit-Datenwert ist "0011", "0100", "0101", "0111", "1000", "1011" oder "1111".
Bedingung H:
Der nachfolgende 4-Bit-Datenwert ist "1011", "1100", "1101", "1110" oder "1111".

Es ist ersichtlich, daß für die Schaltungsgestaltung insgesamt 12 Bits notwendig sind, um zur Ermittlung der Randbedingungen E, F, F′, G und H die Inhalte des vorangehenden, des gerade bestehenden und des nachfolgenden 4-Bit-Datensegments zu untersuchen.

Tabelle III (Codier-Algorithmus mit T_max=4,5 T)

Die Tabelle IV zeigt nachstehend einen Decodier-Algorithmus für die Verwendung in Verbindung mit dem Codier-Algorithmus nach Tabelle III. Zur Ermittlung der in der Tabelle IV angeführten Bedingungen sind insgesamt 16 Bits zum Überprüfen der vier wertniedrigen Bits eines vorangehenden 8-Bit-Codesignals, aller Bits des gerade bestehenden 8-Bit-Codesignals und der vier werthöchsten Bits eines nachfolgenden 8-Bit- Codesignals erforderlich.

Tabelle IV (Decodier-Algorithmus mit T_max=4,5 T)

Die Tabelle V und VI geben nachstehend jeweils einen Codier- bzw. einen Decodier-Algorithmus für einen T_max-Wert von 4 T an. In dem Codier-Algorithmus nach Tabelle V sind die folgenden zusätzlichen Rand-Bedingungen enthalten:

Bedingung J:
Das vorangehende 4-Bit-Datensegment ist "0001", "0010", "0100", "0111", "1010", "1101" oder "1110".
Bedingung K:
Die vorangehenden 4-Bit-Daten treten in einer Folge "0010" und "0001" oder in einer Folge "1110" und "0001" auf.
Bedingung L:
Der vorangehende 4-Bit-Datenwert ist "0010" oder "1110".

Tabelle V (Codier-Algorithmus mit T_max=4 T)

Bei dem Codier-Algorithmus nach Tabelle V sind insgesamt 16 Bits notwendig, um zum Ermitteln der vorangehend angeführten Bedingungen den Inhalt einer Folge aus zwei 4-Bit-Datensegmenten, des gegenwärtig bestehenden 4-Bit-Datensegments und des nachfolgenden 4-Bit-Datensegments zu untersuchen.

Tabelle VI (Decodier-Algorithmus mit T_max= 4 T)

Zur Ermittlung der in der Tabelle VI genannten Bedingungen sind insgesamt 16 Bits erforderlich, um den Inhalt der vier wertniedrigen Bits eines vorangehenden 8-Bit-Codesignals, alle Bits des gerade bestehenden 8-Bit-Codesignals und die vier werthohen Bits des nachfolgenden 8-Bit-Codesignals zu untersuchen.

Claims

1. Vorrichtung zum Verarbeiten binärer Daten für eine Magnetbandaufzeichnung, mit einer Codiereinrichtung zum Umsetzen einer Eingangssignalfolge in eine Folge von Codesignalen mit höherer Bitanzahl, die auf einem Magnetaufzeichnungsmaterial aufgezeichnet werden, wobei "101"-Bitfolgen von aufeinanderfolgenden Codesignalen in "010"-Bitfolgen umgesetzt werden, dadurch gekennzeichnet,
daß die Codiereinrichtung (24, 26, 36, 28, 38) einen eine Codeumsetztabelle aufweisenden Codierer (24) zum Umsetzen einer 4-Bit-Eingangssignalfolge in einen 8-Bit-Ausgangscode aufweist sowie
einen Detektor (36) zum Erfassen einer "0000"-Bitfolge in dem Ausgangscode zum Umschalten des Codierers (24) derart, daß dieser eine nachfolgende 4-Bit-Eingangssignalfolge, der primär ein Ausgangscode mit einer größeren Anzahl führender "0"-Bits zugeordnet wäre, in einen Ausgangscode mit verringerter Anzahl führender "0"-Bits codiert.

2. Vorrichtung nach Anspruch 1, gekennzeichnet durch ein erstes Schieberegister (26) zum Empfangen des 8-Bit- Ausgangscodes des Codierers (24) und zum Umsetzen eines an der Stelle niedrigster Wertigkeit stehenden "1"- Bits in ein "0"-Bit bei Detektion der "101"-Bitfolge und
ein zweites Schieberegister (28), das sein Eingangssignal vom ersten Schieberegister (26) empfängt und eine führende "01"-Bitfolge in eine "10"-Bitfolge bei Detektion der "101"-Bitfolge umsetzt.