JPS58203609A - 同期信号記録方法 - Google Patents
同期信号記録方法Info
- Publication number
- JPS58203609A JPS58203609A JP8590082A JP8590082A JPS58203609A JP S58203609 A JPS58203609 A JP S58203609A JP 8590082 A JP8590082 A JP 8590082A JP 8590082 A JP8590082 A JP 8590082A JP S58203609 A JPS58203609 A JP S58203609A
- Authority
- JP
- Japan
- Prior art keywords
- bits
- synchronizing signal
- bit
- conversion
- modulation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/12—Formatting, e.g. arrangement of data block or words on the record carriers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、２進情報信号を磁気記録媒体等の記録媒体に
記録する装置等に適用される２進情報信号記録方法に関
し、特に記録に際して２進情報を数ビットずつグループ
化し、各データグループを一定の変換則にしたがって変
換して記録するブロックコーディングを用いた場合の同
期信号の記録方法に関する。
記録する装置等に適用される２進情報信号記録方法に関
し、特に記録に際して２進情報を数ビットずつグループ
化し、各データグループを一定の変換則にしたがって変
換して記録するブロックコーディングを用いた場合の同
期信号の記録方法に関する。
音響信号等を標本化し、量子化することによって得られ
る２進ディジタル信号を磁気記録媒体に記録、再生する
装置において、高密度にデータを記録、再生する上で、
データのビット間隔に比べて、最小磁化反転間隔（Ｔｍ
ｉｎ）が長く、最大磁化反転間隔（Ｔｍａｘ）が短い変
調方式が提案されている。例えば、このような変調方式
として、元データビット周期をＴとする、Ｔｍ１ｎ ＝
１．５ Ｔ 。
る２進ディジタル信号を磁気記録媒体に記録、再生する
装置において、高密度にデータを記録、再生する上で、
データのビット間隔に比べて、最小磁化反転間隔（Ｔｍ
ｉｎ）が長く、最大磁化反転間隔（Ｔｍａｘ）が短い変
調方式が提案されている。例えば、このような変調方式
として、元データビット周期をＴとする、Ｔｍ１ｎ ＝
１．５ Ｔ 。
Ｔｍａｘ ＝ ４ Ｔである４−８変調方式がある。
第１図は、前記４−８変調方式の変調アルゴリズムの一
例を示す変換状態図で、４ビツトの２進データを８ビツ
トの変換コードに変換するテーブルを示した。４ビツト
で構成される２進データは１６個であり、それぞれに、
８ビツトで構成された２進コードの中より１″′と°１
″″の間に連続するｔｔ ｏｎが２個以上７個以下であ
るコードを選択し、さらに変換コード列内のコード間の
境界で”ｏ″′の連続個数が２個以上７個以下であるこ
とを確保するために変換すべきデータの前後のデータの
変換コードの状態により変換コードを割り当でる。例え
ば、第１図において４ビツトの元データが、１６進表示
で０であるとき、前の４ビツトの元データが、１６進表
示で、１．２，４，７゜Ａ、Ｄ、Ｅ（７）とき、変換コ
ードとして” １ｏｏ１ｏｏ１ｏ′’を割り当て、それ
以外の場合は、′”００００００１０’”を割り当てる
。また、元データが、１６進表示であるとき、前の４ビ
ツトの元データが、４，７及び、前２つの元データが、
２−１．Ｅ−１と続く場合、変換コードとして’０１０
０１０００″′を割り当て、それ以外の場合は°’ｏｏ
○０１ｏ○０パを割り、、：、・。
例を示す変換状態図で、４ビツトの２進データを８ビツ
トの変換コードに変換するテーブルを示した。４ビツト
で構成される２進データは１６個であり、それぞれに、
８ビツトで構成された２進コードの中より１″′と°１
″″の間に連続するｔｔ ｏｎが２個以上７個以下であ
るコードを選択し、さらに変換コード列内のコード間の
境界で”ｏ″′の連続個数が２個以上７個以下であるこ
とを確保するために変換すべきデータの前後のデータの
変換コードの状態により変換コードを割り当でる。例え
ば、第１図において４ビツトの元データが、１６進表示
で０であるとき、前の４ビツトの元データが、１６進表
示で、１．２，４，７゜Ａ、Ｄ、Ｅ（７）とき、変換コ
ードとして” １ｏｏ１ｏｏ１ｏ′’を割り当て、それ
以外の場合は、′”００００００１０’”を割り当てる
。また、元データが、１６進表示であるとき、前の４ビ
ツトの元データが、４，７及び、前２つの元データが、
２−１．Ｅ−１と続く場合、変換コードとして’０１０
０１０００″′を割り当て、それ以外の場合は°’ｏｏ
○０１ｏ○０パを割り、、：、・。
当てる。したがって、前記第″′１図の変調アルゴリズ
ム上で、変調に際して、参照する元データは、変調すべ
き元データ、及び前２データ、後１データ、合わせて４
元データを必要とする。
ム上で、変調に際して、参照する元データは、変調すべ
き元データ、及び前２データ、後１データ、合わせて４
元データを必要とする。
次に、第１図の変調アルゴリズムに対する変調回路の一
例を第３図を用いて説明する。データ入力端子１に元デ
ータが入力され、１６段シリアル入力パラレル出力シフ
トレジスタ２に、変調に際し参照が必要な４元データか
ら成る１８ピツトが加えられる。符号器３では、シフト
レジスタ２の各段の出力を入力として、あらかじめ前記
第１図の変調アルゴリズムに従い設定された８ビツトの
変換コードを出力する。次の８段のパラレル入力シリア
ル出力レジスタ４では、前記変換コードが逐次シフトさ
れ、ＮＲＺＩ変調回路により前記変換コードはＮＲＺＩ
変調され出力端子６より出力する。
例を第３図を用いて説明する。データ入力端子１に元デ
ータが入力され、１６段シリアル入力パラレル出力シフ
トレジスタ２に、変調に際し参照が必要な４元データか
ら成る１８ピツトが加えられる。符号器３では、シフト
レジスタ２の各段の出力を入力として、あらかじめ前記
第１図の変調アルゴリズムに従い設定された８ビツトの
変換コードを出力する。次の８段のパラレル入力シリア
ル出力レジスタ４では、前記変換コードが逐次シフトさ
れ、ＮＲＺＩ変調回路により前記変換コードはＮＲＺＩ
変調され出力端子６より出力する。
第２図１ｄ１前記４−８変調方式の復調アルゴリズムの
一例で、８ビツトの変換コードを４ビツトの元データに
復調するテーブルを示した。例えば変換コードが、”０
００００１００ ’″であり次にくる変換コードの上位
４ビツトが１ｏｏｏ″′のとき、元データは、”００１
１″″となり、それ以外の場合は、” ０００１ ”と
なる。また、変換コードが、”０１００００００ ”ｆ
あり、前の変換コード下位４ビツトが、”ｏｏｏｏ ’
″のとき、元データは、′ｏ１ｏ１″″となり、それ以
外の場合、°“１０１１″′となる。また、変換コード
が、”０１０００１００″′の場合は、後のコードの上
位４ビツトが′１０ｏｏ’″であるとき、復号データは
°’００１１″′となり、前のコードの下位４ビツトが
”ｏｏｏｏ ”で、後のコードの上位４ビツトが”１０
００”以外のとき、復号データは”０００１ ”となり
、それ以外の場合は”１１０１″′となる。したがって
、第２図の復調アルゴリズム上で、復調に際して参照す
る変換コードは、復調すべき変換コード、及び前の変換
コード８ビツトの内の下位４ビツト、後の変換コード８
ビツトの内の上位４ビツトを参照する必要がある。
一例で、８ビツトの変換コードを４ビツトの元データに
復調するテーブルを示した。例えば変換コードが、”０
００００１００ ’″であり次にくる変換コードの上位
４ビツトが１ｏｏｏ″′のとき、元データは、”００１
１″″となり、それ以外の場合は、” ０００１ ”と
なる。また、変換コードが、”０１００００００ ”ｆ
あり、前の変換コード下位４ビツトが、”ｏｏｏｏ ’
″のとき、元データは、′ｏ１ｏ１″″となり、それ以
外の場合、°“１０１１″′となる。また、変換コード
が、”０１０００１００″′の場合は、後のコードの上
位４ビツトが′１０ｏｏ’″であるとき、復号データは
°’００１１″′となり、前のコードの下位４ビツトが
”ｏｏｏｏ ”で、後のコードの上位４ビツトが”１０
００”以外のとき、復号データは”０００１ ”となり
、それ以外の場合は”１１０１″′となる。したがって
、第２図の復調アルゴリズム上で、復調に際して参照す
る変換コードは、復調すべき変換コード、及び前の変換
コード８ビツトの内の下位４ビツト、後の変換コード８
ビツトの内の上位４ビツトを参照する必要がある。
次に、第２図の復調アルゴリズムに対する復調回路の一
例を第４図を用いて説明する。再生増幅回路で増幅され
、ディジタル信号に変換されたデーｌｌは、ＮＲＺ Ｉ
復調回路８で復調され、１６段シリアル入力パラレル出
力レジスタにλカされる。
例を第４図を用いて説明する。再生増幅回路で増幅され
、ディジタル信号に変換されたデーｌｌは、ＮＲＺ Ｉ
復調回路８で復調され、１６段シリアル入力パラレル出
力レジスタにλカされる。
復号器９では、シフトレジス・り７の出力を入力として
、前記第２図の復調アルゴリズムに従い４ビツトの元デ
ータを出力する。４段パラレル入力シリアル出力レジス
タ１０は、前記元データ４ビットを逐次シフトし、出力
端子１１に復調データを出力する。
、前記第２図の復調アルゴリズムに従い４ビツトの元デ
ータを出力する。４段パラレル入力シリアル出力レジス
タ１０は、前記元データ４ビットを逐次シフトし、出力
端子１１に復調データを出力する。
以上、前記４−８変調方式の変復調について説明したが
、このような変復調方法の場合、変換コード８ビツトの
グループ分けが正確に行われないと復調できないため、
単に変換コード系列を記録するのみでなく、複数の変換
コードを単位としてフレーム化し、フレームの識別のた
めに同期信号を付加して記録する。そうすることにより
、復調時に同期信号のパターンを検出し、８ビツトのグ
ループを明確にし、復調が可能となる。同期信号の選択
にあたっては、従来、ビットずれが生じても誤検出を起
こしにくいビット系列であったり、ある特殊な繰り返し
ビット列であったりした。したがって、同期信号のビッ
ト系列と同一のビット系列が元データの変換コード系列
の中に存在した。
、このような変復調方法の場合、変換コード８ビツトの
グループ分けが正確に行われないと復調できないため、
単に変換コード系列を記録するのみでなく、複数の変換
コードを単位としてフレーム化し、フレームの識別のた
めに同期信号を付加して記録する。そうすることにより
、復調時に同期信号のパターンを検出し、８ビツトのグ
ループを明確にし、復調が可能となる。同期信号の選択
にあたっては、従来、ビットずれが生じても誤検出を起
こしにくいビット系列であったり、ある特殊な繰り返し
ビット列であったりした。したがって、同期信号のビッ
ト系列と同一のビット系列が元データの変換コード系列
の中に存在した。
このため、同期信号の誤検出を防ぐ手段として、同期信
号の周期性を利用し、同期信号のみをゲートして取り出
す同期保護回路を必要とするものであった。
号の周期性を利用し、同期信号のみをゲートして取り出
す同期保護回路を必要とするものであった。
本発明は、連続するデータ系列を４ビツト毎にグループ
分けし、それぞれ８ビツトより成る変換コードに変換す
るとともに、この４−８変換に際し、前記変換コード列
の中で、ビン） ” １″′とビット“′１″″の間に
ピッート” Ｏ”の個数が２個以上７個以下となるアル
ゴリズムによって変換を行なう４−８変調方式を用いる
場合、前記４−８変調方式の変調アルゴリズムを使用し
てデータを変換しても変換後のコード系列中に絶対に現
われることのないビット系列を示し、これを同期信号と
して採用することにより、同期の検出を確実に行なうこ
とを目的とする。
分けし、それぞれ８ビツトより成る変換コードに変換す
るとともに、この４−８変換に際し、前記変換コード列
の中で、ビン） ” １″′とビット“′１″″の間に
ピッート” Ｏ”の個数が２個以上７個以下となるアル
ゴリズムによって変換を行なう４−８変調方式を用いる
場合、前記４−８変調方式の変調アルゴリズムを使用し
てデータを変換しても変換後のコード系列中に絶対に現
われることのないビット系列を示し、これを同期信号と
して採用することにより、同期の検出を確実に行なうこ
とを目的とする。
前記同期信号を第６図に示した。第５図に示した３２ビ
ツトのビット系列 ” ０ＸＯＯ１０００ＤＯＯＯ１００１００１００００
０００１００１００”（Ｘは０でも１でもよい）は、本
発明の同期信号のビット系列である。図中に、この３２
ビツトのビット系列を８ビット単位でブロック化し、さ
らにそのブロック化の始点を・１ビツトずつ左へ移行し
て、同期信号のビット系列の復調時における８通りの復
調パターンの状態を示した。パターンは、第１パターン
から第■パターンまである。第１パターンの（ロ）ブロ
ックと（ハ）ブロックとの接続、すなわち”０ＸＯＯ１
０００”と”００００１００１ ”との接続は、前記第
２図の変調アルゴリズムでは、Ｘが１または０であって
も現われない接続である。また、第１パターンのに）ブ
ロックと（ホ）ブロックの接続、すなわち、”０１００
００００”の次のビットが”ｏ″′であるという接続も
、前記第２図の変調アルゴリズムでは、現われない接続
である。また第１パターンの（ハ）ブロック、”１００
０００００ ”は、変換コードとして用いていないビッ
ト列である。
ツトのビット系列 ” ０ＸＯＯ１０００ＤＯＯＯ１００１００１００００
０００１００１００”（Ｘは０でも１でもよい）は、本
発明の同期信号のビット系列である。図中に、この３２
ビツトのビット系列を８ビット単位でブロック化し、さ
らにそのブロック化の始点を・１ビツトずつ左へ移行し
て、同期信号のビット系列の復調時における８通りの復
調パターンの状態を示した。パターンは、第１パターン
から第■パターンまである。第１パターンの（ロ）ブロ
ックと（ハ）ブロックとの接続、すなわち”０ＸＯＯ１
０００”と”００００１００１ ”との接続は、前記第
２図の変調アルゴリズムでは、Ｘが１または０であって
も現われない接続である。また、第１パターンのに）ブ
ロックと（ホ）ブロックの接続、すなわち、”０１００
００００”の次のビットが”ｏ″′であるという接続も
、前記第２図の変調アルゴリズムでは、現われない接続
である。また第１パターンの（ハ）ブロック、”１００
０００００ ”は、変換コードとして用いていないビッ
ト列である。
第１パターンの（ロ）ブロック”ｏ１ｏ０ｏｏｏｏ″′
の次のビットがＩＩ ｏ４７であるという接続も、変調
アルゴリズム内では現われない。第１パターン（ロ）ブ
ロック” １０００００００”は、変換コードとして用
いテイナイ。第１パターン（ロ）ブロック”ｏｏｏｏｏ
ω１”も、変換コードとして用いていない。第１パター
ン（ハ）ブロックとに）ブロックの接続、すなわち、”
０１００１０００”と”ｏ○００１００１ ”との接続
は変調アルゴリズム内では現われない。第■パターンの
（ロ）ブロックと（ハ）ブロックの接続、すなわち、”
０００００１００ ”と”１００１００００”との接続
は変調アルゴリズム内では現われない。
の次のビットがＩＩ ｏ４７であるという接続も、変調
アルゴリズム内では現われない。第１パターン（ロ）ブ
ロック” １０００００００”は、変換コードとして用
いテイナイ。第１パターン（ロ）ブロック”ｏｏｏｏｏ
ω１”も、変換コードとして用いていない。第１パター
ン（ハ）ブロックとに）ブロックの接続、すなわち、”
０１００１０００”と”ｏ○００１００１ ”との接続
は変調アルゴリズム内では現われない。第■パターンの
（ロ）ブロックと（ハ）ブロックの接続、すなわち、”
０００００１００ ”と”１００１００００”との接続
は変調アルゴリズム内では現われない。
したがって、前記３２ビツトの同期信号ビット系列は、
元データを変調した変換コード列中の任意の３２ビツト
中に一致する部分は存在しない。
元データを変調した変換コード列中の任意の３２ビツト
中に一致する部分は存在しない。
すなわち同期信号と同一なビット系列が変換コード系列
中に発生しないので誤検出を起こすことはない。
中に発生しないので誤検出を起こすことはない。
前記同期信号を用いた変換後のフレーム構成は第６図の
ように同期信号３２ビツト、３２ビツトよりなるデータ
１６ワード、ＣＲＣＣ３２ビットより成る。フレーム内
のデータビット列中に発生しない前記同期信号を検出す
ることにより、フレーム内のデータビット列を８ビツト
ごとの変換コードに分けるこ−とができる。
ように同期信号３２ビツト、３２ビツトよりなるデータ
１６ワード、ＣＲＣＣ３２ビットより成る。フレーム内
のデータビット列中に発生しない前記同期信号を検出す
ることにより、フレーム内のデータビット列を８ビツト
ごとの変換コードに分けるこ−とができる。
フレーム構成回路を第７図に示す。データ入力端子１２
より入力された元データ列を時間軸圧縮した後に、疑似
同期信号付加回路１３によって、元データ１６ワードご
とに疑似同期信号１６ビツトを挿入する。さらにＣＲＣ
Ｃ付加回路１４によって、ＣＲＣＣｌ ６ビツトを疑似
同期信号１６ビツトの前に挿入する。この元データ列４
−８変調回路１６によって、４−８変調を行ない、同期
信号付加回路１６によって、疑似同期信号を変調した部
分と正規の同期信号とを差し替える。こうして、前記第
６図に示したフレーム構ｅｋ実現し、ＮＲＺＩ変調回路
１７によってＮＲＺＩ変調を行ない、出力端子１８より
出力する。
より入力された元データ列を時間軸圧縮した後に、疑似
同期信号付加回路１３によって、元データ１６ワードご
とに疑似同期信号１６ビツトを挿入する。さらにＣＲＣ
Ｃ付加回路１４によって、ＣＲＣＣｌ ６ビツトを疑似
同期信号１６ビツトの前に挿入する。この元データ列４
−８変調回路１６によって、４−８変調を行ない、同期
信号付加回路１６によって、疑似同期信号を変調した部
分と正規の同期信号とを差し替える。こうして、前記第
６図に示したフレーム構ｅｋ実現し、ＮＲＺＩ変調回路
１７によってＮＲＺＩ変調を行ない、出力端子１８より
出力する。
ト記の実施例からも明らかなように本発明は、４ビツト
より成るデータを８ビツトより成る変換コードに変換す
るに際し、前記変換コード列の中で、ビット”１″′と
ビットＩＩ 、 ＩＩの間にビット″０″′の個数が２
個以上７個以下となるアルゴリズムによって変調を行な
う４−８変調方式を用いた場合、４ビツトのデータを８
ビツトの変換コードに変換しても、絶対に変調時に発生
することのない前記３２ビツトの同期信号を用いること
により、従来のように変換コード中に発生するビット系
列を用いる場合に比べて、同期を確実にとることができ
る。すなわち複雑な構成の同期保護回路等を必要とせず
、簡素な構成で確実な同期検出が可能となるものである
。
より成るデータを８ビツトより成る変換コードに変換す
るに際し、前記変換コード列の中で、ビット”１″′と
ビットＩＩ 、 ＩＩの間にビット″０″′の個数が２
個以上７個以下となるアルゴリズムによって変調を行な
う４−８変調方式を用いた場合、４ビツトのデータを８
ビツトの変換コードに変換しても、絶対に変調時に発生
することのない前記３２ビツトの同期信号を用いること
により、従来のように変換コード中に発生するビット系
列を用いる場合に比べて、同期を確実にとることができ
る。すなわち複雑な構成の同期保護回路等を必要とせず
、簡素な構成で確実な同期検出が可能となるものである
。
第１図は４−８変調方式の変調アルゴリズムの一例を示
す変換状態図、第２図は４−８変調方式の復調アルゴリ
ズムの一例を示す変換状態図、第３図は４−８変調方式
の変調回路を示すブロック図、第４図は４−８変調方式
の復調回路を示すブロック図、第５図は本発明の同期信
号およびグループ化を示すタイミング図、第６図は本発
明のフレーム構成の一例を示す波診図、第７図は第６図
のフレーム構成を実現するためのブロック図である。 １３・・・・・・疑似同期信号付加回路、１４・・・・
・・ＣＲＣＣ付加回路、１５・・・・・・４−８変調回
路、１６・・・・・・同期信号付加回路、１７・・・・
・・ＮＲＺＩ変調回路。 代理人の成泡 弁理士 中 尾 敏 男 ほか１名第２
図 第３図 ？ 第５図 ＜’ｙｔｒ、ｓ、ｏｓ、ｔ）
す変換状態図、第２図は４−８変調方式の復調アルゴリ
ズムの一例を示す変換状態図、第３図は４−８変調方式
の変調回路を示すブロック図、第４図は４−８変調方式
の復調回路を示すブロック図、第５図は本発明の同期信
号およびグループ化を示すタイミング図、第６図は本発
明のフレーム構成の一例を示す波診図、第７図は第６図
のフレーム構成を実現するためのブロック図である。 １３・・・・・・疑似同期信号付加回路、１４・・・・
・・ＣＲＣＣ付加回路、１５・・・・・・４−８変調回
路、１６・・・・・・同期信号付加回路、１７・・・・
・・ＮＲＺＩ変調回路。 代理人の成泡 弁理士 中 尾 敏 男 ほか１名第２
図 第３図 ？ 第５図 ＜’ｙｔｒ、ｓ、ｏｓ、ｔ）
Claims (1)
- 連続する２進情報信号を４ビツトずつに分割し、分割し
た４ビツトのデータを８ビツトのデータに変換し、変換
されたコード列のビット １ のヒツトセル中央ないし
は、境界で記録媒体上での状態を反転させるとともに、
前記変換コードのビット” １ ’″と次にくるビット
ＩＩ 、 ＩＩの間にピッドｏＩＩが２個以上７個以下
となるような変換規則にしたがって前記変換を行ないこ
れらの複数個の変換コード系列に誤り検出用の符号及び
同期信号を付加することによりフレーム化し、前記フレ
ームの１熾別を行うために同期信号として、” ＯＸ
００１０００００００１００１００１０００００００１
００１００ ”（Ｘは１または０）の３２ビン）の信号
を記録することを特徴とする同期信号記録方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8590082A JPS58203609A (ja) | 1982-05-20 | 1982-05-20 | 同期信号記録方法 |
| US06/394,766 US4544962A (en) | 1981-07-06 | 1982-07-02 | Method and apparatus for processing binary data |
| DE19823225058 DE3225058A1 (de) | 1981-07-06 | 1982-07-05 | Verfahren und vorrichtung zur verarbeitung binaerer daten |
| GB08219472A GB2105152B (en) | 1981-07-06 | 1982-07-06 | Method and apparatus for processing binary data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8590082A JPS58203609A (ja) | 1982-05-20 | 1982-05-20 | 同期信号記録方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58203609A true JPS58203609A (ja) | 1983-11-28 |
Family
ID=13871732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8590082A Pending JPS58203609A (ja) | 1981-07-06 | 1982-05-20 | 同期信号記録方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58203609A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5666947A (en) * | 1979-11-05 | 1981-06-05 | Sony Corp | Data transmission method |
| JPS5671807A (en) * | 1979-11-13 | 1981-06-15 | Sony Corp | Data transmitting method |
-
1982
- 1982-05-20 JP JP8590082A patent/JPS58203609A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5666947A (en) * | 1979-11-05 | 1981-06-05 | Sony Corp | Data transmission method |
| JPS5671807A (en) * | 1979-11-13 | 1981-06-15 | Sony Corp | Data transmitting method |
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