JPH0730431A - データ変復調方式および変復調装置 - Google Patents
データ変復調方式および変復調装置Info
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- JPH0730431A JPH0730431A JP6048429A JP4842994A JPH0730431A JP H0730431 A JPH0730431 A JP H0730431A JP 6048429 A JP6048429 A JP 6048429A JP 4842994 A JP4842994 A JP 4842994A JP H0730431 A JPH0730431 A JP H0730431A
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- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
- H03M5/145—Conversion to or from block codes or representations thereof
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- Theoretical Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【目的】 記録データのさらなる高密度化を図り大容量
光ディスクを実現することを目的とする。 【構成】 Ｄn は入力する２進データ列を４ビット毎に
区切り、１６進法でｈｅｘ表示したもの、Ｔn は入力Ｄ
n を９ビットに変換した２進のビットパターンを表して
いる。Ｔn ではビット“１”とビット“１”の間に少な
くともビット“０”が３個以上存在するものだけを選定
する。Ｄn によっては次に続くデータ（Ｄn+1 ）との兼
ね合いから２〜３種類のＴn パターンが用意され、Ｄn+
1 の値に応じてＴn パターンを決定する。
光ディスクを実現することを目的とする。 【構成】 Ｄn は入力する２進データ列を４ビット毎に
区切り、１６進法でｈｅｘ表示したもの、Ｔn は入力Ｄ
n を９ビットに変換した２進のビットパターンを表して
いる。Ｔn ではビット“１”とビット“１”の間に少な
くともビット“０”が３個以上存在するものだけを選定
する。Ｄn によっては次に続くデータ（Ｄn+1 ）との兼
ね合いから２〜３種類のＴn パターンが用意され、Ｄn+
1 の値に応じてＴn パターンを決定する。
Description
【０００１】
【産業上の利用分野】この発明は、光ディスク等の媒体
への記録再生あるいは通信伝送に用いるディジタルデー
タの変復調方式および変復調装置に関する。
への記録再生あるいは通信伝送に用いるディジタルデー
タの変復調方式および変復調装置に関する。
【０００２】
【従来の技術】従来のディジタルデータ変調方式とし
て、音楽用ＣＤ（コンパクトディスク）に採用されてい
る特開昭５７−４８８４８号公報に示されるような固定
語長を用いたＥＦＭ（Ｅｉｇｈｔ ｔｏ Ｆｏｕｒｔｅ
ｅｎ Ｍｏｄｕｌａｔｉｏｎ）変調方式や書込み可能型
光ディスク等に採用されている米国特許第３６８９８９
９号公報に示されるようなＲＬＬ（２，７）変調方式が
ある。
て、音楽用ＣＤ（コンパクトディスク）に採用されてい
る特開昭５７−４８８４８号公報に示されるような固定
語長を用いたＥＦＭ（Ｅｉｇｈｔ ｔｏ Ｆｏｕｒｔｅ
ｅｎ Ｍｏｄｕｌａｔｉｏｎ）変調方式や書込み可能型
光ディスク等に採用されている米国特許第３６８９８９
９号公報に示されるようなＲＬＬ（２，７）変調方式が
ある。
【０００３】しかしながら、上記した従来のＥＦＭ変調
やＲＬＬ（２，７）変調において更に高密度化を図るた
めには短波長レーザ自体が開発されなければならず、現
在開発が進められている、画像データ等の大容量の蓄積
メディアの実現に十分な対応が出来ない問題があった。
やＲＬＬ（２，７）変調において更に高密度化を図るた
めには短波長レーザ自体が開発されなければならず、現
在開発が進められている、画像データ等の大容量の蓄積
メディアの実現に十分な対応が出来ない問題があった。
【０００４】これらの変調方式では、変換後の変調コー
ドに関してビット間隔Ｔ、最小反転間隔Ｔmin 、最大反
転間隔Ｔmax 、検出窓幅Ｔw 、ＤＳＶ（Ｄｉｇｉｔａｌ
Ｓｕｍ Ｖａｌｕｅ）等の特性パラメータが規定され
る。特に高密度化を目的とした場合は、最大反転間隔Ｔ
max をなるべく小さく抑えながら、最小反転間隔Ｔmin
と検出窓幅Ｔw を大きくすることが必要である。最小反
転間隔Ｔmin は、光ディスク上で記録再生可能な最短ピ
ット長に直接影響するため、最も重要なパラメータであ
る。
ドに関してビット間隔Ｔ、最小反転間隔Ｔmin 、最大反
転間隔Ｔmax 、検出窓幅Ｔw 、ＤＳＶ（Ｄｉｇｉｔａｌ
Ｓｕｍ Ｖａｌｕｅ）等の特性パラメータが規定され
る。特に高密度化を目的とした場合は、最大反転間隔Ｔ
max をなるべく小さく抑えながら、最小反転間隔Ｔmin
と検出窓幅Ｔw を大きくすることが必要である。最小反
転間隔Ｔmin は、光ディスク上で記録再生可能な最短ピ
ット長に直接影響するため、最も重要なパラメータであ
る。
【０００５】ここで、書き込みあるいは読み出し可能な
ディスク上ピットの最短長さは、光ヘッドの光源である
レーザの波長や、光スポット径を絞り込むための光学系
の対物レンズの開口数ＮＡ等で決まる。従ってそのピッ
ト長をより短かくし、記録密度を高めるためには、より
短波長レーザの開発や開口数ＮＡの拡張を図る必要があ
るかは実用上、困難があり、記録再生可能なディスクの
ピット長を一定値以下にするのは困難であった。
ディスク上ピットの最短長さは、光ヘッドの光源である
レーザの波長や、光スポット径を絞り込むための光学系
の対物レンズの開口数ＮＡ等で決まる。従ってそのピッ
ト長をより短かくし、記録密度を高めるためには、より
短波長レーザの開発や開口数ＮＡの拡張を図る必要があ
るかは実用上、困難があり、記録再生可能なディスクの
ピット長を一定値以下にするのは困難であった。
【０００６】このように現在のレーザ技術で書き込み、
読み出し可能なピット長でより多くの情報を記録するた
めに、より大きな最小反転間隔Ｔmin を持つ変調方式が
望まれる。なお、最小反転間隔Ｔmin を大きくすること
で他の特性パラメータが犠牲となり、最大反転間隔Ｔma
x 、検出窓幅Ｔw 等が劣化するが、これらは再生時の信
号処理にて抑制することができる。従って現行の光学系
を利用するシステムで高密度記録を達成するためには十
分な大きさの最小反転間隔Ｔmin を持つ変調方式の開発
が必要不可欠である。
読み出し可能なピット長でより多くの情報を記録するた
めに、より大きな最小反転間隔Ｔmin を持つ変調方式が
望まれる。なお、最小反転間隔Ｔmin を大きくすること
で他の特性パラメータが犠牲となり、最大反転間隔Ｔma
x 、検出窓幅Ｔw 等が劣化するが、これらは再生時の信
号処理にて抑制することができる。従って現行の光学系
を利用するシステムで高密度記録を達成するためには十
分な大きさの最小反転間隔Ｔmin を持つ変調方式の開発
が必要不可欠である。
【０００７】
【発明が解決しようとする課題】上記したように従来の
ＥＦＭ変調やＲＬＬ（２，７）変調によれば、再生処理
の容易性に重点を置いているため、画像データ蓄積を目
的とするような大容量光ディスクの実現には最小反転間
隔Ｔmin の大きさが不十分である欠点があった。
ＥＦＭ変調やＲＬＬ（２，７）変調によれば、再生処理
の容易性に重点を置いているため、画像データ蓄積を目
的とするような大容量光ディスクの実現には最小反転間
隔Ｔmin の大きさが不十分である欠点があった。
【０００８】そこで、この発明は上記欠点を除去し、現
行の光学系で記録データのさらなる高密度化などを図り
大容量光ディスクを実現することができるデータ変復調
方式及び変復調装置を提供すること目的とする。
行の光学系で記録データのさらなる高密度化などを図り
大容量光ディスクを実現することができるデータ変復調
方式及び変復調装置を提供すること目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、この発明では、連続する２進データ列を４ビット毎
に区切り、４ビットコードに分離する分離手段と、前記
分離４ビットコードを“０”ビットが３個連続する９ビ
ットよりなる変調コードに変換する可変語長を用いた４
−９変換手段と、前記４−９変換手段において、更に、
前後二つの連続する変調コード間にビット“０”の連続
が２個以下の状態が発生しないよう、第１のビット
“１”と次に続く第２のビット“１”の間に少なくとも
ビット“０”が３個以上存在する９ビットのコードの中
から選択するコード選択手段とを具備している。
に、この発明では、連続する２進データ列を４ビット毎
に区切り、４ビットコードに分離する分離手段と、前記
分離４ビットコードを“０”ビットが３個連続する９ビ
ットよりなる変調コードに変換する可変語長を用いた４
−９変換手段と、前記４−９変換手段において、更に、
前後二つの連続する変調コード間にビット“０”の連続
が２個以下の状態が発生しないよう、第１のビット
“１”と次に続く第２のビット“１”の間に少なくとも
ビット“０”が３個以上存在する９ビットのコードの中
から選択するコード選択手段とを具備している。
【００１０】
【作用】このように構成されたものにおいては、連続す
る２進データ列を４ビット毎に区切り、前記分離した４
ビットコードを９ビットより成る変調コードに変換する
際、コード選択手段により、次に変換される変調コード
との間にビット“０”の連続が２個以下になるような状
態が発生しないよう、ビットを制御する。
る２進データ列を４ビット毎に区切り、前記分離した４
ビットコードを９ビットより成る変調コードに変換する
際、コード選択手段により、次に変換される変調コード
との間にビット“０”の連続が２個以下になるような状
態が発生しないよう、ビットを制御する。
【００１１】
【実施例】この発明の実施例を図面を参照し、詳細に説
明する。図１は、この発明の一実施例を示すコード変換
テーブルの説明図である。Ｄn は入力する２進データ列
を４ビット毎に区切り、１６進法で表示したものであ
る。Ｔn は入力Ｄn を９ビットに変換した２進のビット
パターンを表している。Ｔn では先行するビット“１”
と次のビット“１”の間に少なくともビット“０”が３
個以上存在するものだけが選定されている。
明する。図１は、この発明の一実施例を示すコード変換
テーブルの説明図である。Ｄn は入力する２進データ列
を４ビット毎に区切り、１６進法で表示したものであ
る。Ｔn は入力Ｄn を９ビットに変換した２進のビット
パターンを表している。Ｔn では先行するビット“１”
と次のビット“１”の間に少なくともビット“０”が３
個以上存在するものだけが選定されている。
【００１２】ここで、Ｄn によっては次に続くデータ
（Ｄn+1 ）との兼ね合いから２〜３種類のＴn パターン
が用意され、Ｄn+1 の値に応じてそのＴn パターンが特
定される。例えばＤn ＝５では、“００００００１０
０”と“００００１０００１”との２種類のＴn が用意
され、Ｄn+1 が６，７，８，Ｄ，Ｆの場合は“００００
１０００１”へ変換され、それら以外の場合は“０００
０００１００”へ変換される。Ｔn として“００００１
０００１”が選択された場合はＤn+1 、さらにＤn+1 に
よってはそれに続くＤn+2 をも加味して図２に示すテー
ブルに従って変換される。
（Ｄn+1 ）との兼ね合いから２〜３種類のＴn パターン
が用意され、Ｄn+1 の値に応じてそのＴn パターンが特
定される。例えばＤn ＝５では、“００００００１０
０”と“００００１０００１”との２種類のＴn が用意
され、Ｄn+1 が６，７，８，Ｄ，Ｆの場合は“００００
１０００１”へ変換され、それら以外の場合は“０００
０００１００”へ変換される。Ｔn として“００００１
０００１”が選択された場合はＤn+1 、さらにＤn+1 に
よってはそれに続くＤn+2 をも加味して図２に示すテー
ブルに従って変換される。
【００１３】具体的な例で説明すると、Ｄ＝５，Ｄn+1
＝６，Ｄn+2 ＝７の場合、Ｔn ＝“００００１０００
１”、Ｔn+1 ＝“０００００００００”、Ｔn+2 ＝“１
００００００００”として変換される。また、Ｄn ＝Ｃ
ではＴn として図１に示すように“００１００００１
０”と“０００１００００１”と“００００００００
１”との３種類が用意され、Ｄn+1 が６，７，８，Ｄ，
Ｆの場合は“０００１００００１”へ変換され、Ｄn+1
が０，９，Ａの場合は“００００００００１”へ変換さ
れ、それら以外の場合は“００１００００１０”へ変換
される。この場合は図３に示すテーブルに従い、例えば
Ｄn ＝Ｃ，Ｄn+1 ＝０の場合、Ｔn ＝“０００００００
０１”、Ｔn+1 ＝“０００１０００００”として変換さ
れる。
＝６，Ｄn+2 ＝７の場合、Ｔn ＝“００００１０００
１”、Ｔn+1 ＝“０００００００００”、Ｔn+2 ＝“１
００００００００”として変換される。また、Ｄn ＝Ｃ
ではＴn として図１に示すように“００１００００１
０”と“０００１００００１”と“００００００００
１”との３種類が用意され、Ｄn+1 が６，７，８，Ｄ，
Ｆの場合は“０００１００００１”へ変換され、Ｄn+1
が０，９，Ａの場合は“００００００００１”へ変換さ
れ、それら以外の場合は“００１００００１０”へ変換
される。この場合は図３に示すテーブルに従い、例えば
Ｄn ＝Ｃ，Ｄn+1 ＝０の場合、Ｔn ＝“０００００００
０１”、Ｔn+1 ＝“０００１０００００”として変換さ
れる。
【００１４】Ｄn がＤとＥの場合も同様に図１に示す３
種類のＴn+1 が用意される。なお、Ｄn ＝Ｅ、Ｄn+1 が
０，９，Ａの時はＴn+1 が図４に示すテーブルに従うよ
うにしているが、これは図３に示すテーブルを使う場合
に比べビット“０”の続く数が減少できるためで、最大
反転間隔Ｔmax を問題にしなければ図３に示すテーブル
で変換しても問題はない。
種類のＴn+1 が用意される。なお、Ｄn ＝Ｅ、Ｄn+1 が
０，９，Ａの時はＴn+1 が図４に示すテーブルに従うよ
うにしているが、これは図３に示すテーブルを使う場合
に比べビット“０”の続く数が減少できるためで、最大
反転間隔Ｔmax を問題にしなければ図３に示すテーブル
で変換しても問題はない。
【００１５】図５は、図１〜図４に示す変換テーブルを
実現するエンコーダの回路ブロック図である。初期状態
ではセレクター制御回路１の出力Ｓ0 ，Ｓ1 は“０”を
示し、それに応じてセレクター（ＳＥＬ）２はＤ0 の入
力を選択する。第１の変換ロジック回路、即ちＴＬＧＣ
（ａ）３の出力は直接セレクター２に入力される。同様
な構成の第２変換ロジック回路、即ちＴＬＧＣ（ｂ）の
出力は３入力ＯＲゲート１８を介してセレクター２へ入
力される。図６に３入力ＯＲゲートブロック１８の具体
的構成を示す。
実現するエンコーダの回路ブロック図である。初期状態
ではセレクター制御回路１の出力Ｓ0 ，Ｓ1 は“０”を
示し、それに応じてセレクター（ＳＥＬ）２はＤ0 の入
力を選択する。第１の変換ロジック回路、即ちＴＬＧＣ
（ａ）３の出力は直接セレクター２に入力される。同様
な構成の第２変換ロジック回路、即ちＴＬＧＣ（ｂ）の
出力は３入力ＯＲゲート１８を介してセレクター２へ入
力される。図６に３入力ＯＲゲートブロック１８の具体
的構成を示す。
【００１６】ＴＬＧＣ（ａ）３の真理値表を、図７に示
す。次に入力される４ビットコード（Ｄn+1 ）の値が
６，７，８，Ｄ，Ｆであるか、あるいは０，９，Ａであ
るかは、ＤＥＴ４の出力ＳＬ1 及びＤＥＴ５の出力ＳＬ
2 から判断される。
す。次に入力される４ビットコード（Ｄn+1 ）の値が
６，７，８，Ｄ，Ｆであるか、あるいは０，９，Ａであ
るかは、ＤＥＴ４の出力ＳＬ1 及びＤＥＴ５の出力ＳＬ
2 から判断される。
【００１７】ＴＬＧＣ（ａ）３の出力ＳＦ1 が“１”を
示すと、セレクター制御回路１の出力はＳ0 ＝“１”、
Ｓ1 ＝“０”に更新され、それに応じてセレクター（Ｓ
ＥＬ）２はＤ1 側を選択する。
示すと、セレクター制御回路１の出力はＳ0 ＝“１”、
Ｓ1 ＝“０”に更新され、それに応じてセレクター（Ｓ
ＥＬ）２はＤ1 側を選択する。
【００１８】ＳＦ1 ＝“０”の場合は更新されず、セレ
クター（ＳＥＬ）２はＤ0 を選択したままであり、次の
コードＤn+1 の変換もＴＬＧＣ（ａ）３によって行われ
る。セレクター（ＳＥＬ）２がＤ1 を選択した場合、次
のコードＤn+1 は（６，７）用変換ロジック回路ＴＬＧ
Ｃ（ｂ）６、（８，Ｄ，Ｆ）用変換ロジック回路ＴＬＧ
Ｃ（ｃ）７または（０，９，Ａ）用変換ロジック回路Ｔ
ＬＧＣ（ｄ）８の何れかの変換ロジック回路により変換
される。ＴＬＧＣ（ｂ）６、ＴＬＧＣ（ｃ）７およびＴ
ＬＧＣ（ｄ）８の出力は、それぞれ３入力ＯＲゲート１
８に入力され、所定の変換出力を選択する。ＴＬＧＣ
（ｂ）６、ＴＬＧＣ（ｃ）７およびＴＬＧＣ（ｄ）８の
各真理値表を図８，図９，図１０にそれぞれ示す。
クター（ＳＥＬ）２はＤ0 を選択したままであり、次の
コードＤn+1 の変換もＴＬＧＣ（ａ）３によって行われ
る。セレクター（ＳＥＬ）２がＤ1 を選択した場合、次
のコードＤn+1 は（６，７）用変換ロジック回路ＴＬＧ
Ｃ（ｂ）６、（８，Ｄ，Ｆ）用変換ロジック回路ＴＬＧ
Ｃ（ｃ）７または（０，９，Ａ）用変換ロジック回路Ｔ
ＬＧＣ（ｄ）８の何れかの変換ロジック回路により変換
される。ＴＬＧＣ（ｂ）６、ＴＬＧＣ（ｃ）７およびＴ
ＬＧＣ（ｄ）８の出力は、それぞれ３入力ＯＲゲート１
８に入力され、所定の変換出力を選択する。ＴＬＧＣ
（ｂ）６、ＴＬＧＣ（ｃ）７およびＴＬＧＣ（ｄ）８の
各真理値表を図８，図９，図１０にそれぞれ示す。
【００１９】コードＤn+1 が８，Ｄ，Ｆの場合はＴＬＧ
Ｃ（ｃ）７で対応するＴn+1 へ変換され、０，９，Ａの
場合はＴＬＧＣ（ｄ）８で対応するＴn+1 へ変換される
が、ＴＬＧＣ（ｄ）８ではその前に最初のコードＤn が
Ｅであるか、それ以外であるかが（Ｅ）ＤＥＴ９によっ
て判定される。その判定結果に応じて図２のテーブルあ
るいは図３のテーブルに従う変換を行う。
Ｃ（ｃ）７で対応するＴn+1 へ変換され、０，９，Ａの
場合はＴＬＧＣ（ｄ）８で対応するＴn+1 へ変換される
が、ＴＬＧＣ（ｄ）８ではその前に最初のコードＤn が
Ｅであるか、それ以外であるかが（Ｅ）ＤＥＴ９によっ
て判定される。その判定結果に応じて図２のテーブルあ
るいは図３のテーブルに従う変換を行う。
【００２０】一方、コードＤn+1 が６，７の場合は、デ
ータラッチ回路１５の出力のほかに更に次に続くコード
Ｄn+2 の値をも加味し、その値を判定する（Ｂ，Ｃ，
Ｄ，Ｅ）検出用ＤＥＴ１０、（５，８，Ａ）検出用ＤＥ
Ｔ１１、（６，７，Ｆ）検出用ＤＥＴ１２の出力ＳＬ3
，ＳＬ4 ，ＳＬ5 に基づいて上記第２変換ロジック回
路ＴＬＧＣ（ｂ）６により、Ｔn ，Ｔn+1 ，Ｔn+2 が決
定される。
ータラッチ回路１５の出力のほかに更に次に続くコード
Ｄn+2 の値をも加味し、その値を判定する（Ｂ，Ｃ，
Ｄ，Ｅ）検出用ＤＥＴ１０、（５，８，Ａ）検出用ＤＥ
Ｔ１１、（６，７，Ｆ）検出用ＤＥＴ１２の出力ＳＬ3
，ＳＬ4 ，ＳＬ5 に基づいて上記第２変換ロジック回
路ＴＬＧＣ（ｂ）６により、Ｔn ，Ｔn+1 ，Ｔn+2 が決
定される。
【００２１】コードＤn+1 が６，７以外の場合はＴＬＧ
Ｃ（ｂ）６の出力ＳＦ2 は“０”であり、それに応じて
セレクター制御回路ＳＬＧＣ１の出力がＳ0 ＝“０”，
Ｓ1＝“０”の初期状態に戻されることにより、セレク
ター（ＳＥＬ）２はＤ0 を選択する。
Ｃ（ｂ）６の出力ＳＦ2 は“０”であり、それに応じて
セレクター制御回路ＳＬＧＣ１の出力がＳ0 ＝“０”，
Ｓ1＝“０”の初期状態に戻されることにより、セレク
ター（ＳＥＬ）２はＤ0 を選択する。
【００２２】コードＤn+1 が６，７の場合は、上記出力
はＳＦ2 は“１”となり、それに応じてセレクター制御
回路ＳＬＧＣ１の出力がＳ0 ＝“０”，Ｓ1 ＝“１”に
更新され、セレクター（ＳＥＬ）２はＤ2 を選択する。
はＳＦ2 は“１”となり、それに応じてセレクター制御
回路ＳＬＧＣ１の出力がＳ0 ＝“０”，Ｓ1 ＝“１”に
更新され、セレクター（ＳＥＬ）２はＤ2 を選択する。
【００２３】次に続くコードＤn+2 はＴＬＧＣ（ｅ）１
３で変換する。この場合、先のコードＤn+1 が７である
か、６であるかを（７）ＤＥＴ１４で検出し、図２のテ
ーブルにより、それぞれに対応したＴn+2 への変換を行
う。Ｄ2 を選択した変換後はセレクター制御回路１の出
力は、Ｓ0 ＝“０”，Ｓ1 ＝“０”の初期状態に戻り、
セレクター（ＳＥＬ）２はＤ0 を選択する。ＴＬＧＣ
（ｅ）１３の真理値表を図１１に示す。
３で変換する。この場合、先のコードＤn+1 が７である
か、６であるかを（７）ＤＥＴ１４で検出し、図２のテ
ーブルにより、それぞれに対応したＴn+2 への変換を行
う。Ｄ2 を選択した変換後はセレクター制御回路１の出
力は、Ｓ0 ＝“０”，Ｓ1 ＝“０”の初期状態に戻り、
セレクター（ＳＥＬ）２はＤ0 を選択する。ＴＬＧＣ
（ｅ）１３の真理値表を図１１に示す。
【００２４】このようにして、最高で３コードの拘束は
あるものの、変換されたコード間でもビット“１”とビ
ット“１”の間のビット“０”の数が２以下にならない
ようにする。
あるものの、変換されたコード間でもビット“１”とビ
ット“１”の間のビット“０”の数が２以下にならない
ようにする。
【００２５】図１２は、図１〜図４に示す各変換テーブ
ルを実現するデコーダの回路ブロック図である。セレク
ター制御回路１００はエンコーダのセレクター制御回路
１と全く同じように動作する。即ち、初期状態でのセレ
クター制御回路１００の出力Ｓ0 ，Ｓ1 は共に“０”を
示し、それに応じてセレクター（ＳＬＥ２）１９は、Ｄ
0 の入力を選択する。
ルを実現するデコーダの回路ブロック図である。セレク
ター制御回路１００はエンコーダのセレクター制御回路
１と全く同じように動作する。即ち、初期状態でのセレ
クター制御回路１００の出力Ｓ0 ，Ｓ1 は共に“０”を
示し、それに応じてセレクター（ＳＬＥ２）１９は、Ｄ
0 の入力を選択する。
【００２６】最初のエンコードデータＴn に対する処理
は、変換ロジック回路ＴＬＧＣ（ｆ）２０が行う。続い
て入力するＴn+1 データが拘束されているか否かを示す
出力ＳＦ1 と、Ｔn+1 データが０，６，７，８，９，
Ａ，Ｄ，Ｆの何れかであることを示す出力ＳＬ1 とを含
む復元処理データＤn を出力する。
は、変換ロジック回路ＴＬＧＣ（ｆ）２０が行う。続い
て入力するＴn+1 データが拘束されているか否かを示す
出力ＳＦ1 と、Ｔn+1 データが０，６，７，８，９，
Ａ，Ｄ，Ｆの何れかであることを示す出力ＳＬ1 とを含
む復元処理データＤn を出力する。
【００２７】図１３にＴＬＧＣ（ｆ）２０の真理値表を
示す。上記出力ＳＬ1 が“０”である場合はセレクター
制御回路１００の出力Ｓ0 ，Ｓ1 は初期状態に保持さ
れ、それに応じてセレクター（ＳＥＬ２）１９はＤ0 の
入力を選択する。その結果、Ｔn+1 データもＴn データ
と同様に処理される。ＳＬ1 が“１”である場合は、セ
レクター制御回路１００の出力はＳ0 ＝“１”，Ｓ1 ＝
“０”に更新され、それに応じてセレクター（ＳＥＬ
２）１９はＤ1 を選択する。この場合、Ｔn+1 データの
処理はＴＬＧＣ（ｇ）２１によって行なわれる。図１４
にＴＬＧＣ（ｇ）２１の真理値表を示す。
示す。上記出力ＳＬ1 が“０”である場合はセレクター
制御回路１００の出力Ｓ0 ，Ｓ1 は初期状態に保持さ
れ、それに応じてセレクター（ＳＥＬ２）１９はＤ0 の
入力を選択する。その結果、Ｔn+1 データもＴn データ
と同様に処理される。ＳＬ1 が“１”である場合は、セ
レクター制御回路１００の出力はＳ0 ＝“１”，Ｓ1 ＝
“０”に更新され、それに応じてセレクター（ＳＥＬ
２）１９はＤ1 を選択する。この場合、Ｔn+1 データの
処理はＴＬＧＣ（ｇ）２１によって行なわれる。図１４
にＴＬＧＣ（ｇ）２１の真理値表を示す。
【００２８】このＴＬＧＣ（ｇ）２１では更に続いて入
力されるＴn+2 データが拘束されているか否かを示す出
力ＳＦ2 、およびＴn+2 データがＢ，Ｃ，Ｄ，Ｅの何れ
かであることを示す出力ＳＬ2 ，５，８，Ａの何れかで
あることを示す出力ＳＬ3 ，６，７，Ｆの何れかである
ことを示す出力ＳＬ4 とを含む復元処理データＤn を出
力する。
力されるＴn+2 データが拘束されているか否かを示す出
力ＳＦ2 、およびＴn+2 データがＢ，Ｃ，Ｄ，Ｅの何れ
かであることを示す出力ＳＬ2 ，５，８，Ａの何れかで
あることを示す出力ＳＬ3 ，６，７，Ｆの何れかである
ことを示す出力ＳＬ4 とを含む復元処理データＤn を出
力する。
【００２９】上記出力ＳＬ2 が“０”である場合はセレ
クター制御回路１００の出力Ｓ0 ，Ｓ1 が共に初期状態
“０”に戻され、それに応じてセレクター（ＳＥＬ２）
１９はＤ0 の入力を選択する。ＳＬ2 が“１”の場合は
セレクター制御回路１００の出力は、Ｓ0 ＝“０”，Ｓ
1 ＝“１”に更新され、それに応じてセレクター（ＳＥ
Ｌ２）１９はＤ2 を選択する。この場合のＴn+2 データ
の処理はＴＬＧＣ（ｈ）２２により先のコードＤn+1 復
元時の情報ＳＬ2 ，ＳＬ3 ，ＳＬ4 に従って変換され
る。図１５にＴＬＧＣ（ｈ）２２の真理値表を示す。Ｔ
n+2 データの変換後はセレクター制御回路１００の出力
はＳ0 ＝“０”，Ｓ1 ＝“０”の初期状態にもどり、そ
れに応じてセレクター（ＳＥＬ）１９はＤ0 を選択す
る。
クター制御回路１００の出力Ｓ0 ，Ｓ1 が共に初期状態
“０”に戻され、それに応じてセレクター（ＳＥＬ２）
１９はＤ0 の入力を選択する。ＳＬ2 が“１”の場合は
セレクター制御回路１００の出力は、Ｓ0 ＝“０”，Ｓ
1 ＝“１”に更新され、それに応じてセレクター（ＳＥ
Ｌ２）１９はＤ2 を選択する。この場合のＴn+2 データ
の処理はＴＬＧＣ（ｈ）２２により先のコードＤn+1 復
元時の情報ＳＬ2 ，ＳＬ3 ，ＳＬ4 に従って変換され
る。図１５にＴＬＧＣ（ｈ）２２の真理値表を示す。Ｔ
n+2 データの変換後はセレクター制御回路１００の出力
はＳ0 ＝“０”，Ｓ1 ＝“０”の初期状態にもどり、そ
れに応じてセレクター（ＳＥＬ）１９はＤ0 を選択す
る。
【００３０】以上のようにデコーダ側では、受信コード
の復号が１個のコード自体で変換が一義的に完結される
状態であるか、後続の２個あるいは３個のコードとの関
連で復号可能な状態であるかを判断しながら復元処理す
る。この際どのコードが初期状態であるのかを判断する
必要があるが、一般にはエラーが発生した場合の対策と
して、一定の周期でＳＹＮＣコード等が挿入されるので
問題はない。
の復号が１個のコード自体で変換が一義的に完結される
状態であるか、後続の２個あるいは３個のコードとの関
連で復号可能な状態であるかを判断しながら復元処理す
る。この際どのコードが初期状態であるのかを判断する
必要があるが、一般にはエラーが発生した場合の対策と
して、一定の周期でＳＹＮＣコード等が挿入されるので
問題はない。
【００３１】次に上記変換規則に従う実際の符号変換を
示す入力符号列−変換符号列対応表を示す。 入力符号データ 変換出力データ 16進表示符号 ビット列 ビット列 Ｄn Ｔn 0 0000 010000000 1 0001 001000000 2 0010 000100000 3 0011 000010000 4 0100 000001000 6 0110 100010000 7 0111 100001000 9 1001 010001000 F 1111 100000000 5 0101 000000100 Ｄn −Ｄn+1 Ｔn − Ｔn+1 5-8 0101-1000 000010001-000100000 5-D 0101-1101 000010001-000010000 5-F 0101-1111 000010001-000001000 5-6 0101-0110 000010001-000000000 Ｄn −Ｄn+1 −Ｄn+2 Ｔn − Ｔn+1 −Ｔn+2 5-6-5 0101-0110-0101 000010001-000010001-000100000 5-6-8 0101-0110-1000 000010001-000010001-000010000 5-6-A 0101-0110-1010 000010001-000010001-000001000 5-6-B 0101-0110-1011 000010001-000100010-001000000 5-6-C 0101-0110-1100 000010001-000100010-000100000 5-6-D 0101-0110-1101 000010001-000100010-000010000 5-6-E 0101-0110-1110 000010001-000100010-000001000 5-7 0101-0111 000010001-000000100 5-7-5 0101-0111-0101 000010001-000000001-000100000 5-7-6 0101-0111-0110 000010001-000100001-000010000 5-7-7 0101-0111-0111 000010001-000100001-000001000 5-7-8 0101-0111-1000 000010001-000000001-000010000 5-7-A 0101-0111-1010 000010001-000000001-000001000 5-7-B 0101-0111-1011 000010001-000000010-001000000 5-7-C 0101-0111-1100 000010001-000000010-000100000 5-7-D 0101-0111-1101 000010001-000000010-000010000 5-7-E 0101-0111-1110 000010001-000000010-000001000 5-7-F 0101-0111-1111 000010001-000100001-000100000 8 1000 100000100 8-8 1000-1000 100000001-000100000 8-D 1000-1101 100000001-000010000 8-F 1000-1111 100000001-000001000 8-6 1000-0110 100000001-000000000 8-6-5 1000-0110-0101 100000001-000010001-000100000 8-6-8 1000-0110-1000 100000001-000010001-000010000 8-6-A 1000-0110-1010 100000001-000010001-000001000 8-6-B 1000-0110-1011 100000001-000100010-001000000 8-6-C 1000-0110-1100 100000001-000100010-000100000 8-6-D 1000-0110-1101 100000001-000100010-000010000 8-6-E 1000-0110-1110 100000001-000100010-000001000 8-7 1000-0111 100000001-000000100 8-7-5 1000-0111-0101 100000001-000000001-000100000 8-7-6 1000-0111-0110 100000001-000100001-000010000 8-7-7 1000-0111-0111 100000001-000100001-000001000 8-7-8 1000-0111-1000 100000001-000000001-000010000 8-7-A 1000-0111-1010 100000001-000000001-000001000 8-7-B 1000-0111-1011 100000001-000000010-001000000 8-7-C 1000-0111-1100 100000001-000000010-000100000 8-7-D 1000-0111-1101 100000001-000000010-000010000 8-7-E 1000-0111-1110 100000001-000000010-000001000 8-7-F 1000-0111-1111 100000001-000100001-000100000 A 1010 010000100 A-8 1010-1000 010000001-000100000 A-D 1010-1101 010000001-000010000 A-F 1010-1111 010000001-000001000 A-6 1010-0110 010000001-000000000 A-6-5 1010-0110-0101 010000001-000010001-000100000 A-6-8 1010-0110-1000 010000001-000010001-000010000 A-6-A 1010-0110-1010 010000001-000010001-000001000 A-6-B 1010-0110-1011 010000001-000100010-001000000 A-6-C 1010-0110-1100 010000001-000100010-000100000 A-6-D 1010-0110-1101 010000001-000100010-000010000 A-6-E 1010-0110-1110 010000001-000100010-000001000 A-7 1010-0111 010000001-000000100 A-7-5 1010-0111-0101 010000001-000000001-000100000 A-7-6 1010-0111-0110 010000001-000100001-000010000 A-7-7 1010-0111-0111 010000001-000100001-000001000 A-7-8 1010-0111-1000 010000001-000000001-000010000 A-7-A 1010-0111-1010 010000001-000000001-000001000 A-7-B 1010-0111-1011 010000001-000000010-001000000 A-7-C 1010-0111-1100 010000001-000000010-000100000 A-7-D 1010-0111-1101 010000001-000000010-000010000 A-7-E 1010-0111-1110 010000001-000000010-000001000 A-7-F 1010-0111-1111 010000001-000000010-000100000 B 1011 001000100 B-8 1011-1000 001000001-000100000 B-D 1011-1101 001000001-000010000 B-F 1011-1111 001000001-000001000 B-6 1011-0110 001000001-000000000 B-6-5 1011-0110-0101 001000001-000010001-000100000 B-6-8 1011-0110-1000 001000001-000010001-000010000 B-6-A 1011-0110-1010 001000001-000010001-000001000 B-6-B 1011-0110-1011 001000001-000100010-001000000 B-6-C 1011-0110-1100 001000001-000100010-000100000 B-6-D 1011-0110-1101 001000001-000100010-000010000 B-6-E 1011-0110-1110 001000001-000100010-000001000 B-7 1011-0111 001000001-000000100 B-7-5 1011-0111-0101 001000001-000000001-000100000 B-7-6 1011-0111-0110 001000001-000100001-000010000 B-7-7 1011-0111-0111 001000001-000100001-000001000 B-7-8 1011-0111-1000 001000001-000000001-000010000 B-7-A 1011-0111-1010 001000001-000000001-000001000 B-7-B 1011-0111-1011 001000001-000000010-001000000 B-7-C 1011-0111-1100 001000001-000000010-000100000 B-7-D 1011-0111-1101 001000001-000000010-000010000 B-7-E 1011-0111-1100 001000001-000000010-000001000 B-7-F 1011-0111-1111 001000001-000100001-000100000 C 1100 001000010 C-DCC 1100-(DCC) 000X00001-000001000 C-0 1100-0000 000000001-000100000 C-8 1100-1000 000100001-000100000 C-9 1100-1001 000000001-000010000 C-A 1100-1010 000000001-000001000 C-D 1100-1101 000100001-000010000 C-F 1100-1111 000100001-000001000 C-6 1100-0110 000100001-000000000 C-6-5 1100-0110-0101 000100001-000010001-000100000 C-6-8 1100-0110-1000 000100001-000010001-000010000 C-6-A 1100-0110-1010 000100001-000010001-000001000 C-6-B 1100-0110-1011 000100001-000100010-001000000 C-6-C 1100-0110-1100 000100001-000100010-000100000 C-6-D 1100-0110-1101 000100001-000100010-000010000 C-6-E 1100-0110-1110 000100001-000100010-000001000 C-7 1100-0111 000100001-000000100 C-7-5 1100-0111-0101 000100001-000000001-000100000 C-7-6 1100-0111-0110 000100001-000100001-000010000 C-7-7 1100-0111-0111 000100001-000100001-000001000 C-7-8 1100-0111-1000 000100001-000000001-000010000 C-7-A 1100-0111-1010 000100001-000000001-000001000 C-7-B 1100-0111-1011 000100001-000000010-001000000 C-7-C 1100-0111-1100 000100001-000000010-000100000 C-7-D 1100-0111-1101 000100001-000000010-000010000 C-7-E 1100-0111-1100 000100001-000000010-000001000 C-7-F 1100-0111-1111 000100001-000100001-000100000 D 1101 100000010 D-DCC 1101-(DCC) 010000010-000001000 100010001-000001000 D-0 1101-0000 010000010-000100000 D-8 1101-1000 100010001-000100000 D-9 1101-1001 010000010-000010000 D-A 1101-1010 010000010-000001000 D-D 1101-1101 100010001-000010000 D-F 1101-1111 100010001-000001000 D-6 1101-0110 100010001-000000000 D-6-5 1101-0110-0101 100010001-000010001-000100000 D-6-8 1101-0110-1000 100010001-000010001-000010000 D-6-A 1101-0110-1010 100010001-000010001-000001000 D-6-B 1101-0110-1011 100010001-000100010-001000000 D-6-C 1101-0110-1100 100010001-000100010-000100000 D-6-D 1101-0110-1101 100010001-000100010-000010000 D-6-E 1101-0110-1110 100010001-000100010-000001000 D-7 1101-0111 100010001-000000100 D-7-5 1101-0111-0101 100010001-000000001-000100000 D-7-6 1101-0111-0110 100010001-000100001-000010000 D-7-7 1101-0111-0111 100010001-000100001-000001000 D-7-8 1101-0111-1000 100010001-000000001-000010000 D-7-A 1101-0111-1010 100010001-000000001-000001000 D-7-B 1101-0111-1011 100010001-000000010-001000000 D-7-C 1101-0111-1100 100010001-000000010-000100000 D-7-D 1101-0111-1101 100010001-000000010-000010000 D-7-E 1101-0111-1110 100010001-000000010-000001000 D-7-F 1101-0111-1111 100010001-000100001-000100000 E 1110 000100010 E-DCC 1110-(DCC) 000X00010-000001000 E-0 1110-0000 000000000-100000000 E-8 1110-1000 000000010-000100000 E-9 1110-1001 000000000-100010000 E-A 1110-1010 000000000-100001000 E-D 1110-1101 000000010-000010000 E-F 1110-1111 000000010-000001000 E-6 1110-0110 000000010-000000000 E-6-5 1110-0110-0101 000000010-000010001-000100000 E-6-8 1110-0110-1000 000000010-000010001-000010000 E-6-A 1110-0110-1010 000000010-000010001-000001000 E-6-B 1110-0110-1011 000000010-000100010-001000000 E-6-C 1110-0110-1100 000000010-000100010-000100000 E-6-D 1110-0110-1101 000010010-000100010-000010000 E-6-E 1110-0110-1110 000000010-000100010-000001000 E-7 1110-0111 000000010-000000100 E-7-5 1110-0111-0101 000000010-000000001-000100000 E-7-6 1110-0111-0110 000000010-000100001-000010000 E-7-7 1110-0111-0111 000000010-000100001-000001000 E-7-8 1110-0111-1000 000000010-000000001-000010000 E-7-A 1110-0111-1010 000000010-000000001-000001000 E-7-B 1110-0111-1011 000000010-000000010-001000000 E-7-C 1110-0111-1100 000000010-000000010-000100000 E-7-D 1110-0111-1101 000000010-000000010-000010000 E-7-E 1110-0111-1110 000000010-000000010-000001000 E-7-F 1110-0111-1111 000000010-000100001-000100000 次にＤＳＶ処理について説明する。なお、図１〜図５で
説明した実施例ではＤＳＶを最小化するための処理は行
われていない。応用によってはＤＳＶを最小化する変調
方式が望まれる場合もあるので、本発明で用いるＤＳＶ
処理方法について説明する。一定の周期毎に特定のコー
ド（ＤＣ制御コード２５）を挿入する方式を図１６に示
す。この場合、挿入するコードはビット数は少ない程良
いが、処理のし易すさを考慮し、変換コード長と同じ９
ビットとする場合を説明する。
示す入力符号列−変換符号列対応表を示す。 入力符号データ 変換出力データ 16進表示符号 ビット列 ビット列 Ｄn Ｔn 0 0000 010000000 1 0001 001000000 2 0010 000100000 3 0011 000010000 4 0100 000001000 6 0110 100010000 7 0111 100001000 9 1001 010001000 F 1111 100000000 5 0101 000000100 Ｄn −Ｄn+1 Ｔn − Ｔn+1 5-8 0101-1000 000010001-000100000 5-D 0101-1101 000010001-000010000 5-F 0101-1111 000010001-000001000 5-6 0101-0110 000010001-000000000 Ｄn −Ｄn+1 −Ｄn+2 Ｔn − Ｔn+1 −Ｔn+2 5-6-5 0101-0110-0101 000010001-000010001-000100000 5-6-8 0101-0110-1000 000010001-000010001-000010000 5-6-A 0101-0110-1010 000010001-000010001-000001000 5-6-B 0101-0110-1011 000010001-000100010-001000000 5-6-C 0101-0110-1100 000010001-000100010-000100000 5-6-D 0101-0110-1101 000010001-000100010-000010000 5-6-E 0101-0110-1110 000010001-000100010-000001000 5-7 0101-0111 000010001-000000100 5-7-5 0101-0111-0101 000010001-000000001-000100000 5-7-6 0101-0111-0110 000010001-000100001-000010000 5-7-7 0101-0111-0111 000010001-000100001-000001000 5-7-8 0101-0111-1000 000010001-000000001-000010000 5-7-A 0101-0111-1010 000010001-000000001-000001000 5-7-B 0101-0111-1011 000010001-000000010-001000000 5-7-C 0101-0111-1100 000010001-000000010-000100000 5-7-D 0101-0111-1101 000010001-000000010-000010000 5-7-E 0101-0111-1110 000010001-000000010-000001000 5-7-F 0101-0111-1111 000010001-000100001-000100000 8 1000 100000100 8-8 1000-1000 100000001-000100000 8-D 1000-1101 100000001-000010000 8-F 1000-1111 100000001-000001000 8-6 1000-0110 100000001-000000000 8-6-5 1000-0110-0101 100000001-000010001-000100000 8-6-8 1000-0110-1000 100000001-000010001-000010000 8-6-A 1000-0110-1010 100000001-000010001-000001000 8-6-B 1000-0110-1011 100000001-000100010-001000000 8-6-C 1000-0110-1100 100000001-000100010-000100000 8-6-D 1000-0110-1101 100000001-000100010-000010000 8-6-E 1000-0110-1110 100000001-000100010-000001000 8-7 1000-0111 100000001-000000100 8-7-5 1000-0111-0101 100000001-000000001-000100000 8-7-6 1000-0111-0110 100000001-000100001-000010000 8-7-7 1000-0111-0111 100000001-000100001-000001000 8-7-8 1000-0111-1000 100000001-000000001-000010000 8-7-A 1000-0111-1010 100000001-000000001-000001000 8-7-B 1000-0111-1011 100000001-000000010-001000000 8-7-C 1000-0111-1100 100000001-000000010-000100000 8-7-D 1000-0111-1101 100000001-000000010-000010000 8-7-E 1000-0111-1110 100000001-000000010-000001000 8-7-F 1000-0111-1111 100000001-000100001-000100000 A 1010 010000100 A-8 1010-1000 010000001-000100000 A-D 1010-1101 010000001-000010000 A-F 1010-1111 010000001-000001000 A-6 1010-0110 010000001-000000000 A-6-5 1010-0110-0101 010000001-000010001-000100000 A-6-8 1010-0110-1000 010000001-000010001-000010000 A-6-A 1010-0110-1010 010000001-000010001-000001000 A-6-B 1010-0110-1011 010000001-000100010-001000000 A-6-C 1010-0110-1100 010000001-000100010-000100000 A-6-D 1010-0110-1101 010000001-000100010-000010000 A-6-E 1010-0110-1110 010000001-000100010-000001000 A-7 1010-0111 010000001-000000100 A-7-5 1010-0111-0101 010000001-000000001-000100000 A-7-6 1010-0111-0110 010000001-000100001-000010000 A-7-7 1010-0111-0111 010000001-000100001-000001000 A-7-8 1010-0111-1000 010000001-000000001-000010000 A-7-A 1010-0111-1010 010000001-000000001-000001000 A-7-B 1010-0111-1011 010000001-000000010-001000000 A-7-C 1010-0111-1100 010000001-000000010-000100000 A-7-D 1010-0111-1101 010000001-000000010-000010000 A-7-E 1010-0111-1110 010000001-000000010-000001000 A-7-F 1010-0111-1111 010000001-000000010-000100000 B 1011 001000100 B-8 1011-1000 001000001-000100000 B-D 1011-1101 001000001-000010000 B-F 1011-1111 001000001-000001000 B-6 1011-0110 001000001-000000000 B-6-5 1011-0110-0101 001000001-000010001-000100000 B-6-8 1011-0110-1000 001000001-000010001-000010000 B-6-A 1011-0110-1010 001000001-000010001-000001000 B-6-B 1011-0110-1011 001000001-000100010-001000000 B-6-C 1011-0110-1100 001000001-000100010-000100000 B-6-D 1011-0110-1101 001000001-000100010-000010000 B-6-E 1011-0110-1110 001000001-000100010-000001000 B-7 1011-0111 001000001-000000100 B-7-5 1011-0111-0101 001000001-000000001-000100000 B-7-6 1011-0111-0110 001000001-000100001-000010000 B-7-7 1011-0111-0111 001000001-000100001-000001000 B-7-8 1011-0111-1000 001000001-000000001-000010000 B-7-A 1011-0111-1010 001000001-000000001-000001000 B-7-B 1011-0111-1011 001000001-000000010-001000000 B-7-C 1011-0111-1100 001000001-000000010-000100000 B-7-D 1011-0111-1101 001000001-000000010-000010000 B-7-E 1011-0111-1100 001000001-000000010-000001000 B-7-F 1011-0111-1111 001000001-000100001-000100000 C 1100 001000010 C-DCC 1100-(DCC) 000X00001-000001000 C-0 1100-0000 000000001-000100000 C-8 1100-1000 000100001-000100000 C-9 1100-1001 000000001-000010000 C-A 1100-1010 000000001-000001000 C-D 1100-1101 000100001-000010000 C-F 1100-1111 000100001-000001000 C-6 1100-0110 000100001-000000000 C-6-5 1100-0110-0101 000100001-000010001-000100000 C-6-8 1100-0110-1000 000100001-000010001-000010000 C-6-A 1100-0110-1010 000100001-000010001-000001000 C-6-B 1100-0110-1011 000100001-000100010-001000000 C-6-C 1100-0110-1100 000100001-000100010-000100000 C-6-D 1100-0110-1101 000100001-000100010-000010000 C-6-E 1100-0110-1110 000100001-000100010-000001000 C-7 1100-0111 000100001-000000100 C-7-5 1100-0111-0101 000100001-000000001-000100000 C-7-6 1100-0111-0110 000100001-000100001-000010000 C-7-7 1100-0111-0111 000100001-000100001-000001000 C-7-8 1100-0111-1000 000100001-000000001-000010000 C-7-A 1100-0111-1010 000100001-000000001-000001000 C-7-B 1100-0111-1011 000100001-000000010-001000000 C-7-C 1100-0111-1100 000100001-000000010-000100000 C-7-D 1100-0111-1101 000100001-000000010-000010000 C-7-E 1100-0111-1100 000100001-000000010-000001000 C-7-F 1100-0111-1111 000100001-000100001-000100000 D 1101 100000010 D-DCC 1101-(DCC) 010000010-000001000 100010001-000001000 D-0 1101-0000 010000010-000100000 D-8 1101-1000 100010001-000100000 D-9 1101-1001 010000010-000010000 D-A 1101-1010 010000010-000001000 D-D 1101-1101 100010001-000010000 D-F 1101-1111 100010001-000001000 D-6 1101-0110 100010001-000000000 D-6-5 1101-0110-0101 100010001-000010001-000100000 D-6-8 1101-0110-1000 100010001-000010001-000010000 D-6-A 1101-0110-1010 100010001-000010001-000001000 D-6-B 1101-0110-1011 100010001-000100010-001000000 D-6-C 1101-0110-1100 100010001-000100010-000100000 D-6-D 1101-0110-1101 100010001-000100010-000010000 D-6-E 1101-0110-1110 100010001-000100010-000001000 D-7 1101-0111 100010001-000000100 D-7-5 1101-0111-0101 100010001-000000001-000100000 D-7-6 1101-0111-0110 100010001-000100001-000010000 D-7-7 1101-0111-0111 100010001-000100001-000001000 D-7-8 1101-0111-1000 100010001-000000001-000010000 D-7-A 1101-0111-1010 100010001-000000001-000001000 D-7-B 1101-0111-1011 100010001-000000010-001000000 D-7-C 1101-0111-1100 100010001-000000010-000100000 D-7-D 1101-0111-1101 100010001-000000010-000010000 D-7-E 1101-0111-1110 100010001-000000010-000001000 D-7-F 1101-0111-1111 100010001-000100001-000100000 E 1110 000100010 E-DCC 1110-(DCC) 000X00010-000001000 E-0 1110-0000 000000000-100000000 E-8 1110-1000 000000010-000100000 E-9 1110-1001 000000000-100010000 E-A 1110-1010 000000000-100001000 E-D 1110-1101 000000010-000010000 E-F 1110-1111 000000010-000001000 E-6 1110-0110 000000010-000000000 E-6-5 1110-0110-0101 000000010-000010001-000100000 E-6-8 1110-0110-1000 000000010-000010001-000010000 E-6-A 1110-0110-1010 000000010-000010001-000001000 E-6-B 1110-0110-1011 000000010-000100010-001000000 E-6-C 1110-0110-1100 000000010-000100010-000100000 E-6-D 1110-0110-1101 000010010-000100010-000010000 E-6-E 1110-0110-1110 000000010-000100010-000001000 E-7 1110-0111 000000010-000000100 E-7-5 1110-0111-0101 000000010-000000001-000100000 E-7-6 1110-0111-0110 000000010-000100001-000010000 E-7-7 1110-0111-0111 000000010-000100001-000001000 E-7-8 1110-0111-1000 000000010-000000001-000010000 E-7-A 1110-0111-1010 000000010-000000001-000001000 E-7-B 1110-0111-1011 000000010-000000010-001000000 E-7-C 1110-0111-1100 000000010-000000010-000100000 E-7-D 1110-0111-1101 000000010-000000010-000010000 E-7-E 1110-0111-1110 000000010-000000010-000001000 E-7-F 1110-0111-1111 000000010-000100001-000100000 次にＤＳＶ処理について説明する。なお、図１〜図５で
説明した実施例ではＤＳＶを最小化するための処理は行
われていない。応用によってはＤＳＶを最小化する変調
方式が望まれる場合もあるので、本発明で用いるＤＳＶ
処理方法について説明する。一定の周期毎に特定のコー
ド（ＤＣ制御コード２５）を挿入する方式を図１６に示
す。この場合、挿入するコードはビット数は少ない程良
いが、処理のし易すさを考慮し、変換コード長と同じ９
ビットとする場合を説明する。
【００３２】ＤＣ制御コード２５には“０１０００１０
００”と“０００００１０００”との２種類があり、Ｄ
ＳＶがより小さくなる方のパターンを選択して挿入す
る。具体的には、ｍ系列データの後に挿入するＤＣ制御
コード２５は、次の（ｍ＋１）系列データまでのＤＳＶ
を計算し、最終的にＤＳＶがより小さくなる方のパター
ンを選択する。ただし、“０１０００１０００”パター
ンは、無原則に挿入することはできない。例えばＤn ＝
Ｃに対応する３個の変換コードのうち、“００１０００
１０”の後では、両者のつながり部で“０”の連続する
数が２個になってしまい、変調規則が満たされない。こ
の対策として変換前のデータ値がＣ，Ｄ，ＥであるＤn
の後に挿入されるＤＣ制御コード２５は“０００００１
０００”に固定し、Ｃ，Ｄ，Ｅの値に対応するＴn のパ
ターンを、図１のテーブルに示す変換パターンの替わり
に図１７に示すパターンを選択する。
００”と“０００００１０００”との２種類があり、Ｄ
ＳＶがより小さくなる方のパターンを選択して挿入す
る。具体的には、ｍ系列データの後に挿入するＤＣ制御
コード２５は、次の（ｍ＋１）系列データまでのＤＳＶ
を計算し、最終的にＤＳＶがより小さくなる方のパター
ンを選択する。ただし、“０１０００１０００”パター
ンは、無原則に挿入することはできない。例えばＤn ＝
Ｃに対応する３個の変換コードのうち、“００１０００
１０”の後では、両者のつながり部で“０”の連続する
数が２個になってしまい、変調規則が満たされない。こ
の対策として変換前のデータ値がＣ，Ｄ，ＥであるＤn
の後に挿入されるＤＣ制御コード２５は“０００００１
０００”に固定し、Ｃ，Ｄ，Ｅの値に対応するＴn のパ
ターンを、図１のテーブルに示す変換パターンの替わり
に図１７に示すパターンを選択する。
【００３３】更に、２コード目が次のコードによって拘
束されている場合、即ちＤn+1 が６，７である場合につ
いては、その後に挿入されるＤＣ制御コード２５はそれ
ぞれ図１８に示すテーブルに従って“００００００００
０”及び“００００００１００”を対応する変換コード
Ｔn+1 のパターンとして採用する。
束されている場合、即ちＤn+1 が６，７である場合につ
いては、その後に挿入されるＤＣ制御コード２５はそれ
ぞれ図１８に示すテーブルに従って“００００００００
０”及び“００００００１００”を対応する変換コード
Ｔn+1 のパターンとして採用する。
【００３４】なお、ＤＣ制御コード２５として“０００
１０００”と“０００００００”の７ビットパターンを
使うことも可能である。これらのうち、“０００００
０”は、その前後にビット“０”が長く続く変換パター
ンが有ると最大反転間隔Ｔmaxが長くなってしまうの
で、そのような場合は“０００１０００”が選択され
る。いずれにせよ、目的に合った制御コード挿入の仕方
をすればよく、この制御コードの挿入はＤＳＶの低下だ
けでなく、エラー伝搬防止にも役立つので非常に有効な
方法となる。
１０００”と“０００００００”の７ビットパターンを
使うことも可能である。これらのうち、“０００００
０”は、その前後にビット“０”が長く続く変換パター
ンが有ると最大反転間隔Ｔmaxが長くなってしまうの
で、そのような場合は“０００１０００”が選択され
る。いずれにせよ、目的に合った制御コード挿入の仕方
をすればよく、この制御コードの挿入はＤＳＶの低下だ
けでなく、エラー伝搬防止にも役立つので非常に有効な
方法となる。
【００３５】この実施例においては、連続に変換される
変調コードとの間にビット“０”の連続が２個以下の状
態が発生しないようにすることで、最小反転間隔Ｔmin
は（４×４／９）Ｔ（＝約１．４４Ｔ）となる。これに
より、ディスクの高密度化を実現することができる。
変調コードとの間にビット“０”の連続が２個以下の状
態が発生しないようにすることで、最小反転間隔Ｔmin
は（４×４／９）Ｔ（＝約１．４４Ｔ）となる。これに
より、ディスクの高密度化を実現することができる。
【００３６】次に上記実施例に基づいて行った本発明に
よる４−９変調方式と従来のＥＦＭ変調方式との比較試
験結果を図１９及び図２０に示す。図１９及び図２０
は、それぞれ、従来のＥＦＭ変調方式での再生信号のア
イ・パターン特性及び本発明の４−９変調方式でのアイ
・パターン特性を示すグラフである。なお、これらの特
性グラフは、ピット長Ｔp をＴp ０．７２５ｎｍとする
一方、前者の最小反転間隔Ｔmin （Ａ）をＴmin （Ａ）
＝３６０ｎｍとし、後者の最小反転間隔Ｔmin （Ｂ）を
Ｔmin （Ｂ）＝４８０ｎｍとして同一の記録密度（４ギ
ガ、バイト記録容量）を得る条件設定の下で行なった試
験結果である。これら図１９及び図２０の対比から分か
るように、本発明による４−９変調方式での再生信号の
アイ・パターン（図２０）は、従来のＥＦＭ変調でのア
イ・パターン（図１９）に比して振幅が大きく、従って
読取りエラーが極めて少なくなることが期待される。
よる４−９変調方式と従来のＥＦＭ変調方式との比較試
験結果を図１９及び図２０に示す。図１９及び図２０
は、それぞれ、従来のＥＦＭ変調方式での再生信号のア
イ・パターン特性及び本発明の４−９変調方式でのアイ
・パターン特性を示すグラフである。なお、これらの特
性グラフは、ピット長Ｔp をＴp ０．７２５ｎｍとする
一方、前者の最小反転間隔Ｔmin （Ａ）をＴmin （Ａ）
＝３６０ｎｍとし、後者の最小反転間隔Ｔmin （Ｂ）を
Ｔmin （Ｂ）＝４８０ｎｍとして同一の記録密度（４ギ
ガ、バイト記録容量）を得る条件設定の下で行なった試
験結果である。これら図１９及び図２０の対比から分か
るように、本発明による４−９変調方式での再生信号の
アイ・パターン（図２０）は、従来のＥＦＭ変調でのア
イ・パターン（図１９）に比して振幅が大きく、従って
読取りエラーが極めて少なくなることが期待される。
【００３７】以上、図面を用いて具体的な実施例を説明
したが、この発明は図１〜図４に示すテーブルに限定さ
れるものではない。またコードＤに対応する変換コード
Ｔはそのパターンに必然性があるわけではなく、例え
ば、Ｄn ＝０とＤn ＝１を入れ換えたり、Ｄn ＝８とＤ
n ＝Ｆを入れ換えたりする等、色々な変形が可能であ
る。この実施例では拘束長が３コードまでの場合があっ
たが、４コードまで延ばしても、あるいは２コード以内
にしてもなんら問題はない。要するに、ビット“１”と
ビット“１”の間に少なくともビット“０”が３個以上
存在する２６種類の９ビットコードを組み合わせ、ＮＲ
ＺＩ後に最小反転間隔Ｔmin が４チャンネルビット長、
即ち最小反転間隔Ｔmin （＝約１．４１Ｔ）が実現され
れば良い。
したが、この発明は図１〜図４に示すテーブルに限定さ
れるものではない。またコードＤに対応する変換コード
Ｔはそのパターンに必然性があるわけではなく、例え
ば、Ｄn ＝０とＤn ＝１を入れ換えたり、Ｄn ＝８とＤ
n ＝Ｆを入れ換えたりする等、色々な変形が可能であ
る。この実施例では拘束長が３コードまでの場合があっ
たが、４コードまで延ばしても、あるいは２コード以内
にしてもなんら問題はない。要するに、ビット“１”と
ビット“１”の間に少なくともビット“０”が３個以上
存在する２６種類の９ビットコードを組み合わせ、ＮＲ
ＺＩ後に最小反転間隔Ｔmin が４チャンネルビット長、
即ち最小反転間隔Ｔmin （＝約１．４１Ｔ）が実現され
れば良い。
【００３８】
【発明の効果】以上説明したように、この発明によれ
ば、連続に変換される変調コードとの間にビット“０”
の連続が３個未満の状態が発生しないようにすること
で、最小反転間隔Ｔmin を大きくすることができ、記録
密度の向上した大容量の光ディスクを実現することがで
きる。
ば、連続に変換される変調コードとの間にビット“０”
の連続が３個未満の状態が発生しないようにすること
で、最小反転間隔Ｔmin を大きくすることができ、記録
密度の向上した大容量の光ディスクを実現することがで
きる。
【図１】この発明の一実施例のコード変換テーブルを示
す説明図。
す説明図。
【図２】この発明の一実施例のコード変換テーブルを示
す説明図。
す説明図。
【図３】この発明の一実施例のコード変換テーブルを示
す説明図。
す説明図。
【図４】この発明の一実施例のコード変換テーブルを示
す説明図。
す説明図。
【図５】図１〜図４の変換テーブルに基づく本発明のエ
ンコードの回路ブロック図。
ンコードの回路ブロック図。
【図６】図５に示されるエンコーダの３入力ＯＲゲート
・ブロックの具体的構成を示す回路図。
・ブロックの具体的構成を示す回路図。
【図７】図５のエンコーダ中の変換ロジック回路ＴＬＧ
Ｃ（ａ）〜ＴＬＧＣ（ｅ）の各真理値表を示す図。
Ｃ（ａ）〜ＴＬＧＣ（ｅ）の各真理値表を示す図。
【図８】図５のエンコーダ中の変換ロジック回路ＴＬＧ
Ｃ（ａ）〜ＴＬＧＣ（ｅ）の各真理値表を示す図。
Ｃ（ａ）〜ＴＬＧＣ（ｅ）の各真理値表を示す図。
【図９】図５のエンコーダ中の変換ロジック回路ＴＬＧ
Ｃ（ａ）〜ＴＬＧＣ（ｅ）の各真理値表を示す図。
Ｃ（ａ）〜ＴＬＧＣ（ｅ）の各真理値表を示す図。
【図１０】図５のエンコーダ中の変換ロジック回路ＴＬ
ＧＣ（ａ）〜ＴＬＧＣ（ｅ）の各真理値表を示す図。
ＧＣ（ａ）〜ＴＬＧＣ（ｅ）の各真理値表を示す図。
【図１１】図５のエンコーダ中の変換ロジック回路ＴＬ
ＧＣ（ａ）〜ＴＬＧＣ（ｅ）の各真理値表を示す図。
ＧＣ（ａ）〜ＴＬＧＣ（ｅ）の各真理値表を示す図。
【図１２】図１〜図４の変換テーブルに基づく本発明の
デコーダの回路ブロック図。
デコーダの回路ブロック図。
【図１３】図１２のデコーダ中の変換ロジックＴＬＧＣ
（ｆ）〜ＴＬＧＣ（ｈ）の各真理値表を示す図。
（ｆ）〜ＴＬＧＣ（ｈ）の各真理値表を示す図。
【図１４】図１２のデコーダ中の変換ロジックＴＬＧＣ
（ｆ）〜ＴＬＧＣ（ｈ）の各真理値表を示す図。
（ｆ）〜ＴＬＧＣ（ｈ）の各真理値表を示す図。
【図１５】図１２のデコーダ中の変換ロジックＴＬＧＣ
（ｆ）〜ＴＬＧＣ（ｈ）の各真理値表を示す図。
（ｆ）〜ＴＬＧＣ（ｈ）の各真理値表を示す図。
【図１６】本発明でのＤＳＶ制御に用いる特定コード挿
入方法及び特定コード例を示すコード表を示す図。
入方法及び特定コード例を示すコード表を示す図。
【図１７】本発明でのＤＳＶ制御に用いる特定コード挿
入方法及び特定コード例を示すコード表を示す図。
入方法及び特定コード例を示すコード表を示す図。
【図１８】本発明でのＤＳＶ制御に用いる特定コード挿
入方法及び特定コード例を示すコード表を示す図。
入方法及び特定コード例を示すコード表を示す図。
【図１９】本発明の特性（効果）を従来のＥＦＭ変調方
式と対比して示す試験結果のグラフを示す図。
式と対比して示す試験結果のグラフを示す図。
【図２０】本発明の特性（効果）を従来のＥＦＭ変調方
式と対比して示す試験結果のグラフを示す図。
式と対比して示す試験結果のグラフを示す図。
１…セレクター制御回路、２…セレクター（ＳＥＬ）、
３…変換ロジック回路（ＴＬＧＣ（ａ））、４…（６，
７，８，Ｄ，Ｆ）ＤＥＴ、５…（０，９，Ａ）ＤＥＴ、
６…（６，７）用変換ロジック回路（ＴＬＧＣ
（ｂ））、７…（８，Ｄ，Ｆ）用変換ロジック回路（Ｔ
ＬＧＣ（ｃ））、８…（０，９，Ａ）用変換ロジック回
路（ＴＬＧＣ（ｄ））、９…（Ｅ）ＤＥＴ、１０…
（Ｂ，Ｃ，Ｄ，Ｅ）ＤＥＴ、１１…（５，８，Ａ）ＤＥ
Ｔ、１２…（６，７，Ｆ）ＤＥＴ、１３…変換ロジック
回路（ＴＬＧＣ（ｅ））、１４…（７）ＤＥＴ、１５〜
１７、２３，２４…データラッチ回路、１８…３入力Ｏ
Ｒゲート、１９…セレクター（ＳＥＬ２）、２０…変換
ロジック回路（ＴＬＧＣ（ｆ））、２１…変換ロジック
回路（ＴＬＧＣ（ｇ））、２２…変換ロジック回路（Ｔ
ＬＧＣ（ｈ））、２５…ＤＣ制御コード。
３…変換ロジック回路（ＴＬＧＣ（ａ））、４…（６，
７，８，Ｄ，Ｆ）ＤＥＴ、５…（０，９，Ａ）ＤＥＴ、
６…（６，７）用変換ロジック回路（ＴＬＧＣ
（ｂ））、７…（８，Ｄ，Ｆ）用変換ロジック回路（Ｔ
ＬＧＣ（ｃ））、８…（０，９，Ａ）用変換ロジック回
路（ＴＬＧＣ（ｄ））、９…（Ｅ）ＤＥＴ、１０…
（Ｂ，Ｃ，Ｄ，Ｅ）ＤＥＴ、１１…（５，８，Ａ）ＤＥ
Ｔ、１２…（６，７，Ｆ）ＤＥＴ、１３…変換ロジック
回路（ＴＬＧＣ（ｅ））、１４…（７）ＤＥＴ、１５〜
１７、２３，２４…データラッチ回路、１８…３入力Ｏ
Ｒゲート、１９…セレクター（ＳＥＬ２）、２０…変換
ロジック回路（ＴＬＧＣ（ｆ））、２１…変換ロジック
回路（ＴＬＧＣ（ｇ））、２２…変換ロジック回路（Ｔ
ＬＧＣ（ｈ））、２５…ＤＣ制御コード。
Claims (8)
- 【請求項１】 分離手段により、連続した２進データ列
を４ビット毎に区切り、４ビットコードに分離し、 ４−９変換手段により、前記分離した４ビットコードを
９ビットからなる変調コードに変換し、 前記４−９変換手段が変換処理を行うに際して、コード
選択手段により、次に変換される変調コードとの間にビ
ット“０”の連続が２個以下の状態が発生しないよう第
１のビット“１”と次に続く第２のビット“１”の間に
少なくともビット“０”が３個以上存在する９ビットコ
ードの中から選択するようにしたことを特徴とするデー
タ変調方式。 - 【請求項２】 更に、特定コード挿入手段により、前記
変調コードの列に所定の周期で特定のコードを挿入する
ようにしたことを特徴とする請求項１記載のデータ変調
方式。 - 【請求項３】 復元手段により、連続した変調コード列
を９ビット毎に区切り、４ビットコードに復元し、 前記復元手段が復元処理を行うに際して、変換規則変更
手段により、特定のパターンを持つ前記変調コードが現
れた場合は続けて入力されるＮ番目（Ｎ＝１，２，…）
までの前記変調コードに対する変換規則を変更するよう
にしたことを特徴とするデータ復調方式。 - 【請求項４】 更に、変換規則復帰手段により、特定の
コードが所定の周期で挿入された変調コード列を復調す
る際には、所定の周期毎あるいは前記特定のコードの検
出毎に、前記変調コードに対する変換規則を初期状態に
復帰するようにしたことを特徴とする請求項３記載のデ
ータ復調方式。 - 【請求項５】 連続した２進データ列を４ビット毎に区
切り、４ビットコードに分離する分離手段と、 前記分離した４ビットコードを９ビットからなる変調コ
ードに変換する４−９変換手段と、 前記４−９変換手段が変換処理を行うに際して、次に変
換される変調コードとの間にビット“０”の連続が２個
以下の状態が発生しないよう第１のビット“１”と次に
続く第２のビット“１”の間に少なくともビット“０”
が３個以上存在する９ビットコードの中から選択するコ
ード選択手段とを具備したことを特徴とするデータ変調
装置。 - 【請求項６】 更に、前記変調コードの列に所定の周期
で特定のコードを挿入する特定コード挿入手段を具備し
たことを特徴とする請求項５記載のデータ変調装置。 - 【請求項７】 連続した前記変調コード列を９ビット毎
に区切り、４ビットコードに復元する復元手段と、 前記復元手段が復元処理を行うに際して、特定のパター
ンを持つ前記変調コードが現れた場合は続けて入力され
るＮ番目（Ｎ＝１，２，…）までの前記変調コードに対
する変換規則を変更する変換規則変更手段とを具備した
ことを特徴とするデータ復調装置。 - 【請求項８】 更に、特定のコードが所定の周期で挿入
された変調コード列を復調する際、所定の周期毎あるい
は特定のコード検出毎に、変調コードに対する変換規則
を初期状態に復帰する変換規則復帰手段を具備したこと
を特徴とする請求項７記載のデータ復調装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6048429A JPH0730431A (ja) | 1993-04-02 | 1994-03-18 | データ変復調方式および変復調装置 |
| EP94302362A EP0618576A3 (en) | 1993-04-02 | 1994-03-31 | Modulation and demodulation system of digital data. |
| KR1019940006883A KR0136715B1 (ko) | 1993-04-02 | 1994-04-01 | 데이타 변복조 방법 및 변복조 장치 |
| US08/221,956 US5579003A (en) | 1993-04-02 | 1994-04-01 | Digital data modulation/demodulation system wherein the modulated data satisfies a minimum run number of zeros |
| TW083103008A TW239240B (ja) | 1993-04-02 | 1994-04-07 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7669293 | 1993-04-02 | ||
| JP5-76692 | 1993-04-02 | ||
| JP6048429A JPH0730431A (ja) | 1993-04-02 | 1994-03-18 | データ変復調方式および変復調装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0730431A true JPH0730431A (ja) | 1995-01-31 |
Family
ID=26388701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6048429A Pending JPH0730431A (ja) | 1993-04-02 | 1994-03-18 | データ変復調方式および変復調装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5579003A (ja) |
| EP (1) | EP0618576A3 (ja) |
| JP (1) | JPH0730431A (ja) |
| KR (1) | KR0136715B1 (ja) |
| TW (1) | TW239240B (ja) |
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| US6320146B1 (en) | 1997-01-28 | 2001-11-20 | Kabushiki Kaisha Tokai Rika Denki Seisakusho | Operation apparatus |
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| US7463241B2 (en) | 2003-10-14 | 2008-12-09 | Alps Electric Co., Ltd. | Joystick input device |
| US7492353B2 (en) | 2003-10-14 | 2009-02-17 | Alps Electric Co., Ltd. | Joystick switching device |
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| KR100257538B1 (ko) * | 1997-07-14 | 2000-06-01 | 구자홍 | 복사 방지용 광디스크의 신호 기록방법 및 이 기록방법을 이용한 광디스크의 복제방지방법 |
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| TW565829B (en) * | 2002-03-19 | 2003-12-11 | Via Tech Inc | Method and device for recovering decoded data |
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| JP4899616B2 (ja) * | 2006-04-28 | 2012-03-21 | ソニー株式会社 | 変調装置および方法、プログラム、並びに記録媒体 |
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| US4833470A (en) * | 1986-07-15 | 1989-05-23 | Matsushita Electric Industrial Co., Ltd. | Code conversion apparatus |
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| JPH05234279A (ja) * | 1992-02-24 | 1993-09-10 | Sony Corp | 最尤復号装置及びこれを用いた再生データ復調装置 |
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1994
- 1994-03-18 JP JP6048429A patent/JPH0730431A/ja active Pending
- 1994-03-31 EP EP94302362A patent/EP0618576A3/en not_active Withdrawn
- 1994-04-01 KR KR1019940006883A patent/KR0136715B1/ko not_active IP Right Cessation
- 1994-04-01 US US08/221,956 patent/US5579003A/en not_active Expired - Fee Related
- 1994-04-07 TW TW083103008A patent/TW239240B/zh active
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| Publication number | Publication date |
|---|---|
| US5579003A (en) | 1996-11-26 |
| KR0136715B1 (ko) | 1998-05-15 |
| EP0618576A3 (en) | 1996-07-03 |
| TW239240B (ja) | 1995-01-21 |
| EP0618576A2 (en) | 1994-10-05 |
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