KR920005361B1

KR920005361B1 - 디지탈 데이타 변환 방법 및 그 장치

Info

Publication number: KR920005361B1
Application number: KR1019840005247A
Authority: KR
Inventors: 유이찌 고지마; 신이찌 후꾸다
Original assignee: 소니 가부시끼가이샤; 오오가 노리오
Priority date: 1983-08-29
Filing date: 1984-08-28
Publication date: 1992-07-02
Also published as: IT8422461A0; DK410484A; SE8802733D0; FR2551277A1; NL192362B; SE8404288D0; JPH0548016B2; AU601295B2; AT394464B; DK168782B1; GB2184923A; AU602100B2; GB8701505D0; FR2551277B1; GB2184923B; GB8701506D0; ES556795A0; CH661624A5; SE458165B; IT1175662B

Abstract

내용 없음.

Description

디지탈 데이타 변환 방법 및 그 장치

제1a도 내지 제1c도는 NRZI부호로 변환된 디지탈 신호의 2차 10비트 조합가능도.

제2a도는 NRZI부호로 변환된 디지탈 신호의 2차 10비트 조합도.

제2b도는 제2a도에 도시된 10비트 조합중의 첫째 1비트를 디지탈 0에서 디지탈 1로 반전시킨 도면.

제3a도 및 제3b도는 변환된 디지탈 신호도.

제4도는 n비트의 기본디지탈신호에서 NRZI부호로 변환된 비트의 디지탈 신호를 발생시키기 위한 장치의 개요도.

제5도는 NRZI부호로 변환된 디지탈 신호로부터 n비트의 기본 디지탈 신호로 복귀시키기 위한 장치의 개요도.

제6도는 본 발명에 의한 정보 변환 장치의 실시예를 도시한 개략도.

제7도는 제6도에 도시된 본 발명의 변환장치에 사용된 부(副)논리 회로의 실시예를 도시한 개략도.

제8도는 제6도에 도시된 장치의 일부실시예를 도시한 개략도.

제9도는 본 발명에 사용된 복조 장치의 실시예를 도시한 개략도.

제10도는 제9도에 도시된 복조장치에 사용된 부논리 회로의 실시예를 도시한 개략도.

제11도는 제6도 및 제9도에 도시된 변환장치 및 복조 장치에 사용된 주(主)논리회로가 서로 일체로 형성되어 있는 회로의 실시예를 도시한 개략도.

제12도 내지 제17도는 각각 서로 다른 278개의 10비트패턴을 도시한 개략도.

* 도면의 주요부분에 대한 부호의 설명

3, 14 : 변환논리회로 8 : 래치회로

22, 44, 50 : 주논리회로 34 : 업다운카운터

26 : 반전제어 신호 형성회로 23, 45 : 부논리회로

51 : 절환제어단자 27, 31, 32, 35, 36, 43 : 배타 OR회로

28, 41 : 직류성분 검출회로

본 발명은 일반적으로 디지탈 데이타 변환 방법 및 그 장치에 관한 것으로서, 특히, 오디오 신호등이 펄스부호 변조(PCM) 방식으로 기록된 경우에 사용하기 적합한 디지탈 데이타 변화 방법 및 장치에 관한 것이다.

오디오 신호와 같은 아나로그 신호가 기록되기전에 디지탈 형태로 변환된다면 그 기록신호의 충실도는 매우 향상될 수가 있다. 통상의 기록방식에 의하면 원래의 아나로그 신호를 PCM방식으로 디지탈 데이타로 변환시킨다. 그후 PCM 디지탈 데이타는 소위 NRZI(데이타 신호중의 1에서 신호를 반전시키고 0에서는 반전시키기 않도록 하는 방식) 부호화 방식으로 변조된다.

NEZI부호화 방식은 NRZ부호화시의 신호극성과 관련된 문제점없이 NRZ부호로서 동일한 비트 밀도로 기록할 수가 있다.

NRZI부호화 시스템에 있어서, 1의 디지탈비트는 양레벨 신호의 두레벨간의 전이를 나타내며 반면에, 동일레벨에서의 연속한 양레벨 신호는 0의 디지탈 비티를 나타낸다. NRZI부호화시에 높거나 낮은 신호의 실제 레벨은 디지탈 정보를 나타내지 않는 대신 디지탈 정보는 신호가 인접 비트셀간의 레벨을 변화시키는지의 여부에 따라 결정된다. 예를들면, 디지탈 데이타의 특정빅트를 나타내는 신호부분이 선행비트를 나타내는 부분과 같은 레벨일 경우 그 특정 비트는 디지탈 0이다.

본 출원인은 이러한 정보 변환 방식을 이미 제한하였다. 이 방식은 8/10 변환 방식을 채용하였으며, 기본 디지탈에서 디지탈정보의 각각의 8개의 비트는 10비트어로 변환되어 디지탈 신호를 형성한다. 8개의 비트(B1, B2, B3, B4, B5, B6, B7, B8)는 다른 방법 즉256(2¹⁰)방법으로 결합될 수 있다. 10비트일 경우 1024(2¹⁰)방법이 가능하다. 따라서, 가능한 1024개의 10비트 조합의 256개가 사용되어 8비트 조합을 나타내게 된다.

상술된 바에 의하면, 256개의 조합이 사용될 수 있는 경우에는 어떤 제한감이 있다. 첫째, 이 상태에서는 변환된 신호에서의 직류 성분이 0이 되어야 한다. 둘째, NRZI부호화 방식이 사용되기 때문에, 변환된 신호에서의 연속 디지탈 0의 수가 3개를 초과하면 안되며, Tmax c/Tmin은 4보다 커야한다. 여기에서 Tmax는 레벨전이 간이 최대 간격이고 Tmin은 전이간의 최소간격이다.

이들 제한으로서, 다음의 표 1에는 NRZI코드에서의 10디지탈 비트의 가능한 조합을 보여주며, 직류 성분은 0이고 행에서는 디지탈 0이 3개에 지나지 않는다.(각각의 10비트어의 전체 또는 두어간의 연결시에)

[표 1]

표 1에서는 다양한 가능한 조합이 제한점을 만족시켜 주고 있음을 보여준다. 예를들면, 각어의 최초 3개의 디지탈이 0이라면, 각어의 최종 디지탈은 0이 허용될 수 없다. 그 경우, 표 1에서는 가능한 조합의 총수는 137=69+40+20+8이 된다.

표 1에서는 가능한 모든 조합으로 부터, 최대 총수는 변환된 10비트어의 최초 2개의 디지탈 0이 허용되고 최종시에는 1개의 디지탈 0이 허용되는 경우에 이루어지며 그 경우 총수는 193=69+40+20+34+20+10이 된다. 따라서, 193개의 10비트 조합이 얻어지며 직류 성분은 0이 된다. 이를 1차 조합이라 부른다.

원 데이타의 8비트어의 가능수는 256개이므로, 모든 원데이타를 나타내기 위해서는 63개의 부가적인 10비트 조합이 필요하다. 따라서, 직류 성분이 0이 아닌 10비트 조합을 사용할 필요가 있다.

다음의 표는 10비트 조합의 가능한 조합수를 도시한 것으로서 최초 디지탈 0의 수가 2개 이하이고 최종 디지탈 0의 수가 1개 이하이며, NRZI부호화 방식이 사용될 때 직류 성분은 0, -2, +2이다.

[표 2]

표 2는 검로된 바와 같이 직류 성분이 0인 193(=103+60+30)개의 가능한 조합을 보여준다. 표 2의 "0"열에서의 103(=69+34), 60(40+20) 및 30(=20+10)은 표 1의 "…1" 및 "…01"의 열로부터의 합을 나타낸다.

표 2에 대한 직류 성분을 산정하기 위해 다음 10비트 조합의 최종비트는 신호의 저레벨이어야 한다. 표 2가 선행어의 최종비트 레벨이 고레벨라는 것을 가정하여 구성되었다면, "-2" 및 "+2"열은 서로 바뀌어야 한다. 어떤 경우에도, 변환어의 최초 레벨에 관한 가정은 단지 관습적인데 불과하다. 이후 이러한 상황에서 얻어진 직류성분은 "관접적 직류 성분"으로 칭한다. 후술될 바와 같이, 관습적성분이 설정되어 있는 경우에는 다른 어떤 영향을 미치지 않는다. 특정한 관습적 성분은 단지 설명의 목적을 위해서 언급되었다.

제1a도 내지 제1c도는 표 2를 구성하는데 사용된 변환어의 실시예를 도시하고 있다. 예를들면, 제1a도 및 제1b도는 -2의 관습적 직류 성분을 가진 NRZI코드시의 10비트 조합을 나타내며, 제1c도는 +2의 관습적 직류 성분을 가진 10비트 조합을 나타내며 제1도는 +2의 관습적 직류 성분을 가진 10비트 조합을 나타낸다. 제1a도 내지 제1c도는 또한 다음 10비트의 최종 비트가 고신호 레벨이고 "-2" 및 "+2"열이 반전된 것을 가정하여 관습적 직류 성분을 정하도록 구성된 경우를 도시한다.

어떠한 경우에도, 0의 직류 성분을 가진 1차 10비트 조합은 193개만 얻어지므로, 원 8비트 데이타어로 가능한 256개의 가능한 조합을 모두 완전히 표현하기 위해서는 0이 아닌 직류 성분을 가지 63개의 2차 조합이 필요하게 된다. 상기 실시예에서는 NRZI코드의 10비트 조합의 최초 비트가 디지탈 0이 될 필요가 있다. 또한, 이 실시예는 모든 2차 조합의 관습적 직류 성분이 동일하다. 그렇게되면, 표 2는 +2의 관습적 직류 성분을 가진 비트의 조합(40+11)이 불충분하다는 것을 알 수 있다. 따라서, 필요한 63개의 부가적인 조합은 -2의 관습적 직류 성분을 가진 73(43+30)개의 10비트 조합에서 선택된다.

제2a도 및 제2b도는 선택된 10비트의 2차조합의 중요한 특성을 나타내고 있다. 제2b도에 도시된 바와 같이, 2차 조합에서의 최초 비트가 반전되었을 경우, 그 관습적 직류 성분은 -2에서 +2로 변경된다. 직류성분을 -2에서 +2로 변경시키기 위해 2차 조합 내에서 다른 비트를 반전시킬 수는 있으나, 직류성분을 -2에서 2로 변경시켜 실제의 직류성분을 +2 또는 -2에서 -2 또는 +2로 각각 변경시키게 되므로 최초 비트를 반전시키는데 의해 관습적 직류성분을 변경시키는 것이 더 적합하다.

제3a도 및 제3b를 참조하면 본 발명의 실시예의 방법을 더 쉽게 이해할 수가 있다. 제3a도에 도시된 바와 같이, 변환된 디지탈 신호의 특정 부분이 저신호 레벨에서 끝나는 것으로 가정한다. 또한 이 신호부분의 마지막에서의 신호의 직류성분은 0이라 가정한다. 제3a도 및 제3b도에서, 반전된 델타는 최초 및 최종 연속 변환어를 나타낸다. 제3a도에서 최초의 변환어 CW1이 2차 조합을 구비하고 있다면 그 직류 성분은 -2가 된다. 모든 다음어가 1차 조합을 구비하고 있으면 직류 성분은 0이 된다. 따라서, 전체 신호의 직류 성분은 -2로 유지된다. 다음의 2차 10비트 조합 CW₃이 되면, 2차 조합쌍을 포함하고 있는 신호부분의 직류 성분은 0으로 복귀될 수가 있다. 이것은 실제의 직류성분이 그 신호 부분의 제1의 2차조합의 실제 직류성분과 같을 경우 다음 2차 조합에서의 비트를 반저니시키는데 의하여 될 수 있다.

제3a도의 제1실시예를 보면, 2차 조합쌍을 포함하고 있는 신호부분에서의 제2의 2차 조합의 개시 이전의 레벨전이수는 우수인 8이다. 제2의 2차 10비트조합의 개시시의 신호레벨은 우수레벨이 제1의 2차조합의 개시시의 신호레벨로 변경된 후와 같다. 따라서 제2의 2차 조합이 동일레벨로 시작되면, 그 실제의 직류성분은 -2가 된다. 그러나 그 제2의 2차 조합의 최초 비트가 디지탈 0에서 1로 변경되면, 제2의 2차 조합의 직류성분은 +2가 된다. 제2의 2차 조합 이전에 신호의 실제 직류성분에 직류 성분 -2가 부가되면 전체 신호부분의 직류성분은 0이 된다.

2차 조합의 최초 비트가 표 Ⅱ에서 지적된 바와 같이 0으로 선택되었든 이유를 설명한다. 2차 조합이 디지탈 1의 최초 비트로 선택되면, 그 조합의 실제 직류성분을 -2에서 +2로 또는 +2에서 -2로 변경시키는데는 최초 비트의 디지탈을 1에서 0으로 변경시킬 필요가 있다. 그것은 연속 0이 Tmax/Tmin을 4이상 되도록 할 수가 있다.

제3b도는 다른 실시예를 나타낸다. 제2의 2차조합이 시작되기 전의 레벨전이수가 기수일 경우 그 2차 조합은 고레벨에서 시작되며 그 직류성분은 +2이다. 따라서, 제3b도에서 전체 3어 신호부 CW₁내지 CW₃의 직류 성분은 0으로 반전시킬 필요가 없다.

제4도는 상기 방식으로 변환시킬 수 있는 장치를 도시한다. 제4도에서, (1)은 입력 단자이고, (2)는 8비트 시프트레지스터로서 8비트의 정보를 허용하며, (3)은 변환논리회로, (4)는 10비트 시프트 레지스터이다. 입력단자(1)에 공급된 정보는 시프트레지스터(2)를 거쳐 8비트로 전달되며 이 8비트정보(B1, B2, B3, B4, B5, B6, B7, B8)는 논리회로(3)에 공급된다. 논리회로(3)에서는 상기 상기와 같이 1 : 1변환이 이루어진 후 변환된 10비트 정보(P₁, P₂, P₃, P₄, P₅, P₆, P₇, P₈, P₉, P₁₀)는 시프트 레지스터(4)로 공급된다.

또한 신호의 레벨전이수는 NRZI부호화 후 논리회로(3)에 의해 검출된다. 레벨전이수는 각각의 조합이전에 알 수 있으므로 예를들면 논리회로(3)를 구성하고 있는 판독 전용 메모리는 레벨 전이수에 관한 정보를 동시에 발생할 수가 있다.(정보는 레벨 전이수가 기수 또는 우수이고 기수일때 정보가 디지탈 1일때만 나타낸다). 이 출력 Q는 래치회로(8)에 공급되고 래치회로(8)로부터의 래치출력 Q'는 논리회로(3)에 공급된다. 입력단자(1)에 공급된 때 8비트의 정보에 관한 타이밍 신호가 검출회로(9)에 의해 검출되며, 이 타이밍 신호는 시프트레지스트(4)의 부하 단자와 래치회로(8)의 래치 단자에 공급된다.

비트가 상기 2차 조합으로 변환되면, 래치출력 Q'는 래치출력 Q'가 0일때 최초 비트를 1로 변환시키고 반면에 래치출력 Q'가 1일때 최초비트를 0으로 변환시키는데 사용된다. 이와 동시에 출력 Q가 발생되므로 레벨전이수가 기수인지 또는 우수인지를 가리키는 정보가 래치회로(8)에 래치된다. 또한, 비트가 1차 조합으로 변환될때 10비트 출력이 전달되고 출력 Q가 발생되므로 1차조합의 레벨 전이 수와 래치출력 Q'간의 합인 기수 또는 우수 정보가 래치된다.

또한, 입력 신호의 클럭의 5/4배 주파수를 가진 클럭신호가 클럭단자(5)를 거쳐 시프트레지스터(4)에 공급되고 상기 10비트가 차례로 판독된다.

제5도는 변조 정보를 복조하기 위한 장치의 실시예를 도시하고 있다. 이 판독신호는 JK플립플롭회로(6)에 공급되고 클럭단자(5)로부터 클럭신호가 JK플립플롭회로(6)에 공급되어 NRZI부호화된 신호가 출력단자(7)에서 발생된다.

제5도에서, (11)은 입력단자로서 이를 통해 NRZI복조회로(12)를 거쳐 10비트 시프트레지스터(13)에 신호가 공급된다. 시프트레지스터(13)로부터의 10비트 정보 P₁내지 P₁₀은 변환논리회로(14)에 공급되어 10비트 정보 P₁내지 P₁₀은 1대 1반전 변환 방식으로 복조된다. 따라서, 8비트의 복조 정보 B₁내지 B₈이 8비트 시프트레지스터(15)에 공급되어 출력단자(16)에서 발생된다. 이 경우, 상기 2차 조합의 10비트 정보가 논리회로(14)에 공급되면, 반전 변환은 최초 비트와는 무관하게 실행된다.

상술과 같이 데이타의 변환 및 복조가 행해진다. 그러나 이 방식에 있어서, 논리회로(3)(14)가 판독전용 메모리로 구성되면, 많은 비트가 제공되어야만 하며, 논리회로(3)(14)가 대규모 집적회로로 형성되므로 큰 공간이 필요하게 되어 바람직하지 못하다.

따라서, 본 발명의 목적은 개량된 디지탈 데이타 변환방법 및 그 장치를 제공하는 것이다.

본 발명의 다른 목적은 논리회로가 간단하게 구성될 수 있는 디지탈데이타 변환 방법 및 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 오디오 신호등이 펄스부호 변조 방식으로 기록되어 있는 경우에 사용하기 적합한 디지탈 데이타 변환 방법 및 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 최소의 저 주파수 성분을 직류성분이 사실상 0인 NRZI부호화 신호를 제공하는 것이다.

본 발명의 또 다른 목적은 기본 디지탈 신호를 직류성분이 사실상 0이고 레벨 변동간의 소정의 최대시간을 가진 NRZI부호로 변환된 디지탈 신호로 변환하기 위한 방법 및 장치를 제공하는 것이다.

본 발명에 의하면, 디지탈 데이타를 NRZI부호화 디지탈 신호로 변환시키기 위한 방법이 제공되며, 이 방법은, 상기 디지탈 데이타의 매 우수비트치가 디지탈 0인 것을 검출하는 제1검출단계와, 상기 검출된 우수비트의 두비트가 디지탈 0인가를 검출하고 선행기수 비트가 직류성분을 가지고 있는 가를 검출하는 제2검출단계와, 상기 제2검출 단계의 결과에 따른 검출신호를 발생하는 단계 및 이 검출신호를 사용하여 상기 디지탈 데이타를 NRZI부호화 디지탈 신호로 변환하는 단계를 구비하고 있다.

또한, 본 발명에 의하면, 디지탈 데이타를 부호화 디지탈 신호로 변환시키기 위한 장치가 제공되며, 이 장치는 상기 디지탈 데이타의 매 우수 비트치가 디지탈 0인것을 검출하기 위한 제1수단과, 상기 검출된 우수비트의 두 비트가 디지탈 0인가를 검출하고 선행기수 비트가 직류 성분을 가지고 있는가를 검출하기 위한 제2수단과, 상기 제2검출수단에서의 결과에 따른 검출신호를 발생하기 위한 수단 및, 상기 검출 신호를 사용하여 상기 디지탈 데이타를 NRZI부호화 디지탈신호로 변환하기 위한 수단을 구비하고 있다.

더우기, 본 발명에 의하면, 각각 m개의 데이타 비트를 가진 일련의 기본어로 분할된 디지탈 신호를 각각 기본어를 가진 변환어와 정합시키는데 의해 m보다 큰 n개의 데이타 비트를 가지며 소정의 상태를 만족시키는 변환 디지탈 신호로 변환시키기 위한 방법이 제공되며 이 방법은, 상기 변환어를 복수의 셋트로 더 분할하는 단계와, 상기 셋트의 같은 패턴을 포함하고 있는 등급으로 제공하는 단계와, 상기 기본어를 복수의 변환어 셋트에 대응하여 복수의 셋트로 분할하는 단계와, 상기 복수의 기본어 셋트를 상기 등급의 적합한 패턴을 가진 복수의 변환어 셋트로 변환하는 단계와, 상기 소정의 상태를 만족시키는 적합한 패턴을 가진 복수의 연속 변환어 셋트의 연결을 검출하는 단계와, 만족하지 않을 경우 검출신호를 발생하는 단계 및 상기 검출 신호에 따라 상기 상태를 만족시키도록 변환어 셋트의 패턴을 변동시키는 단계를 구비하고 있다.

또한, 본 발명에 의하면, 각각 m개의 데이타 비트를 가진 일련의 기본어로 분할된 기본 디지탈 신호를 각각 기본어를 가진 변환어와 정합시키는데 의해 m보다 큰 n개의 데이타 비트를 가지며 소정의 상태를 만족시키는 변환디지탈 신호로 변환시키기 위한 장치가 제공되며, 이 장치는 상기 변환어를 복수의 셋트로 분할하기 위한 수단과, 상기 셋트의 같은 패턴을 포함하고 있는 등급으로 제공하기 위한 수단과, 상기 기본어를 복수의 변환어 셋트에 대응하여 복수의 셋트로 분할하기 위한 수단과, 상기 복수의 기본어 셋트를 상기 등급의 적합한 패턴을 가진 복수의 변환어 셋트로 변환시키기 위한 수단과, 상기 소정의 상태를 만족시키는 적합한 패턴을 가진 복수의 연속 변환어 연속 변환어 셋트의 연결을 검출하기 위한 수단과, 만족하지 않을 경우 검출신호를 발생하기 위한 수단 및, 상기 검출신호에 따라 상기 상태를 만족시키도록 변환어 셋트의 패턴을 변동시키기 위한 수단을 구비하고 있다.

또한, 본 발명에 의하면, m개의 데이타 비트를 가진 일련의 기본어로 분할된 기본 디지탈 신호를 상기 기본어를 가진 변환어와 정합시키는데 의해 변환 디지탈 신호로 변조시키고 또한 이와 반대로 복조시키기 위한 장치가 제공되며, 이 장치는 기본 디지탈 신호와 변환 디지탈 신호가 제공되는 논리회로를 구비하고 있고, 상기 논리회로는 제어단자와 이 제어단자에 제1신호치가 공급될때 선택되는 제1논리수단과, 제어단자에 제2신호치가 공급될때 선택되는 제2논리수단 및 변조 및 복조용의 제3논리수단을 가지고 있다.

본 발명의 이러저러한 장점 및 특징은 첨부된 도면을 참조한 설명으로부터 쉽게 이해할 수 있다. 도면에서는 동일한 부품 및 소자에는 동일의 부호를 첨부하여 도시하였다.

이하, 도면을 참조하여 설명하기로 한다.

10비트의 서로 다른 1024개의 조합의 상술한 제한점을 만족시킬 수 있는 10비트 패턴을 278개의 다른 방식으로 실행된다. (278개의 10비트 패턴이 제12도 내지 제17도에 도시되어 있다) 10비트 조합의 278개 패턴에 있어서, 패턴이 상위 5비트와 하위 5비트로 분할되어 분류되었을 경우, 하위 5비트의 패턴은 다음의 표 3에 표시된 바와 같이 5개의 군 A 내지 E로 분류될 수 있다.

[표 3]

표 3의 A군 및 B군에서 최초 비트는 반전되어 있으나 다른 4개의 비트는 서로 동일하다. 또한, C군 및 D군의 하위 3비트는 A군의 O, B군의 1로 시작하는 패턴의 하위 3비트와 동일하다.

반면에, 상위 5비트는 다음의 표 4에 표시된 바와 같이 서로 다른 21개의 방식으로 결합된다.

[표 4]

이들 패턴에 대해 상기 제한점을 만족시키는 하위 5비트의 A군 내지 E군이 표 4의 중앙열에 표시된 바와 같이 연결할 수 있게 된다. 표 4에서, 참조문자 A'는 "0"을 제외한 레벨에서 시작하는 하위 5비트를 나타내고 반면에 참조문자 B'는 "0"을 제외한 레벨로서 시작하는 하위 5비트를 나타낸다.

그러므로, 표 4에서 원으로 표시된 군이 사용될때, 각각의 비트 연결로 형성된 패턴수는 표 4의 우측열에 도시된 바와 같이되며 240개의 패턴을 가진 것으로 형성된다. 또한, 하위 5비트가 E군에 속하는 16개의 패턴을 가하여 256개의 패턴을 형성할 수가 있다.

반면에, 8비트의 입력 패턴은 상하위 4비트씩으로 각각 분할된다. 이들 4비트의 패턴을 서로 다른 16개의 방법으로 결합된다. 따라서, 상위 4비트의 패턴은 각각 표 4의 1개 이상의 21패턴에 각각 대응하게 되고 하위 4비트의 패턴은 표 3의 5군의 패턴에 각각 대응하게 된다.

즉, 하위 4비트의 16패턴은 표 3에서의 A군 및 B군의 16패턴에 대응하도록 되어 있다. 그 결과, 입력의 상위 4비트는 표 4의 중앙열에서 A군 및 B군(B'포함) 채택하는 상위 5비트의 9패턴에 직접 대응하게 된다. 그러면, A군(A'포함)과 B군의 어떤 한군을 채택하는 상위 5비트의 9패턴과, B군을 채택하는 2패턴과, A군을 채택하는 소망의 2패턴이 서로 결합되며, 상위 5비트의 두쌍(각각 2패턴)은 입력의 상위 4비트의 2패턴에 대응하게 된다. 또한 A군을 채택하는 나머지 5패턴과, 소망의 2패턴이 서로 결합되어 상위 5비트의 한쌍(2패턴)은 입력의 상위 4비트의 1패턴에 대응하게 된다. 또한, A군(A'포함) 및 C군을 채택하는 상위 5비트의 2패턴이 A군을 채택하는 나머지 3패턴의 소망 2패턴과 결합되어, 상위 5비트의 두쌍(각각 2패턴)은 입력의 상위 4비트의 2패턴에 대응하게 된다. 또한, A군을 채택하는 나머지 1패턴은 B군 및 D군을 채택하는 1패턴과 결합되어, 상위 5비트의 한쌍(2패턴)은 입력의 상위 4비트의 1패턴에 대응하게 된다. 이렇게 하여, E군을 채택하는 상위 5비트의 16패턴은 입력의 상위 4비트의 1패턴에 대응하게 된다.

따라서, 조합이 이루어지고, 8/10 변환은 4/5 변환의 2시스템으로 분할될 수가 있다. 그 결과, 변환 논리는 극히 간단해질 수가 있다.

다음에는 본 발명의 변환 회로 및 복조 회로의 실시예에 대하여 설명하기로 하며, 제6도에는 본 발명에 사용된 변환 회로의 실시예가 도시되어 있다.

제6도에서, (21)은 8비트 입력 단자 군이고, (22)는 프로그램 가능한 논리 어레이(PLA) 또는 게이트로 이루어진 변환용 주논리회로이고, (23)은 주논리회로(22)의 부하를 저감시킬 수 있는 부논리회로이다.

부논리회로(23)는 입력패턴을 검출하여 검출 신호를 발생한다. 즉, 상기 실시예에서, 부논리회로(23)로부터는 검출 신호 a, b 및 c가 발생되며, 검출 신호 a는 B군을 포함하지 않는 한쌍의 패턴에 대응하는 입력이 생길때 온이 되고, 그외 다른 경우에는 오프로 된다. 검출 신호 b는 E군을 포함하는 한쌍의 패턴에 대응하는 입력이 생길때 온이 되고 그외 다른 경우에는 오프로 되며, 검출 신호 c는 A'군, B'군을 포함하는 쌍에 대응하는 입력이 생길때 온이 되고 그외 다른 경우에는 오프로 된다.

제7도에는 2개의 A군(쌍)이 입력의 상위 4비트의 6H, 7H 및 E_H로 지정되고, E군을 포함하는 쌍이 입력의 상위 4비트의 F_H로 지정되는 경우의 회로 실시예가 도시되어 있다. 검출 신호 c는 표 3의 입력의 하위 3비트의 000 내지 111로 순차로 지정되면 010, 100 및 110으로 은이 되고 다른 경우 오프된다. 이 경우, 그 회로는 제7도에 도시된 바와 같이 된다.

이리하여, 이들 저검출 신호 a 내지 c는 각각 제6도에 도시된 바와 같은 주논리회로(22)에 공급되어 이를 제어하므로 변환 논리가 극히 간단하게 될 수가 있다.

(24)는 주논리회로(22)를 경감하기 위해 PLA의 출력에 설치된 인버터 군이다. 괄호가 없는 인버터로서도 효과적이며, 괄호가 있는 인버터가 설치된다면 더욱 효과적이다.

(25)는 출력용 시프트레지스터이다.

또한, (26)은 상기 직류 성분을 검출하는데 의해 출력 최초 비트의 반전 제어 신호를 형성하는 회로이다. (27)은 제어 신호를 사용하여 최초 비트를 반전시키는 배타 OR 회로를 나타내며 (28)은 직류 성분의 검출회로이다.

반전 제어 신호 형성회로(26)는 다음과 같이 구성되어 있다.

제8도에 도시된 바와 같이, 우수 비트의 출력은 각각 배타 회로(31)에 공급되며 모든 출력에 대한 배타 OR논리 동작으로 산정된다. 이 경우, 우수 비트가 1이면 이 비트는 반전되어 이 비트와 바로 선행 비트의 직류 성분은 0이 된다. 반면에 우수 비트가 0이면 직류 성분은 ±2이다. 또한, 비트가 2개의 0으로 시작되면, 직류 성분은 0 또는 ±4가 된다. 이와 같이, 비트가 3개의 0으로 시작되면 직류 성분은 ±2 또는 ±6이 된다. 즉, 0의 수가 우수이면 직류 성분이 0, ±4, ±8…이 되고 0의 수가 기수이면 직류 성분은 ±2, ±6, ±10…이 된다. 한편, 10비트의 직류 성분은 전체가 0 또는 -2로 제한된다. 그 결과, 상기 우수 비트의 0의 수를 검출하느냐 기수비트의 0의 수를 검출하느냐에 의해 직류 성분이 0인지 또는 ±2인지를 판단할 수가 있다.

따라서, 상기 배타 OR 회로(31)는 출력이 1이고 직류 성분이 0일때와 반면에, 출력이 0이고 직류 성분이 -2일때를 검출할 수가 있다.

또한, 제8도에서, 배타 OR 회로(32) 및 D 플립플롭(33)을 NRZI부호화 회로를 구성하고 있다. 직류성분 검출회로(28)(제6도)는 업 다운 카운터(34)를 형성하고 있다. 즉, 업 다운 카운터(34)는 단지 우수비트를 카운트하기 위해 1/2 주파수의 클럭으로 구동된다. 카운터(34)의 업 다운은 배타 OR 회로(32)로부터의 출력에 의해 제어되며, 이에 따라 직류 성분이 검출된다. 업 다운 카운터(34)의 출력은 항상 2비트씩 지연되므로 배타 OR 회로(35)(36)를 설치하여 최종 2비트 값을 보상하게 된다.

따라서, 직류 성분의 정 또는 부극성이 검출된다. 이 검출 신호 및 배타 OR 회로(31)부터의 신호는 각각 NAND 회로(37)에 공급된 후 최초 비트의 반전제어신호를 형성한다.

최초 비트를 또 달리 반전시키는 방법은 직류 성분이 카운터등에 의해 검출되어 시프트 레지스터(25)로부터의 출력의 최초 비트를 직접 반전시키는데 의해 실행된다.

상술된 바와 같이, 부호화 신호가 출력단자(29)에 전달된다.

또한, 제9도는 복조회로의 실시예를 도시하고 있다. 제9도에서 (41)은 카운터 등을 형성하고 있는 직류 성분 검출회로이다. 입력 신호는 이 검출회로(41)를 통해 시프트레지스터(42)에 공급되고, 최초 비트는 회로(41)로부터의 신호에 응답하여 배타 OR 회로(43)에 의해 반전된후 주논리회로(44)에 공급된다.

(45)는 제10도에 도시된 바와 같이 구성된 부논리회로로서 A군을 포함하는 패턴에 대해 검출 신호 f를 E군을 포함하는 패턴에 대해서는 검출 신호 e를 공급한다. A군 및 B군의 검출시에 B군은 제3의 비트 및 제5의 비트가 서로 동일하고 그 최초 비트가 1일때와 제3의 비트 및 제5의 비트가 서로 다르고 그 최초비트가 0일때 검출된다. 반면에, B군은 제3의 비트 및 제5의 비트가 서로 동일하고 그 최초 비트가 0일때와 제3의 비트 및 제5의 비트가 그 최종비트가 1일때 검출된다.

이리하여, 이들 검출 신호 e 및 f는 주논리회로(44)에 공급되어 변환논리를 제어하며 이에 의해 변환논리가 극히 간단해질 수가 있다.

검출 신호 f가 사용될 경우 입력의 제6의 비트는 불필요하게 된다. 이와 같이, 복조출력은 출력단자군(45')에 전달된다.

또한, 제11도는 변환 및 복조회로에서의 주논리회로(22) 및 (44)가 회로(50)에 집적되어 있는 실시예를 도시하고 있다. 제11도에 도시된 바와 같이, 제6도에서 입력단자군(21)에 대응하는 입력회로(21')로부터의 출력과 제9도의 시프트 레지스터(42)로부터의 출력은 주논리회로(50)에 연결된 3형태출력과 공통으로 변환된다. 한편, 변환 및 복조용 절환 신호는 단자(51)를 거쳐 주논리회로(50)에 공급된다.

주논리회로(22)(44)의 논리를 검토하면, 서로 공통인 많은 논리도 많이 있다.

따라서, 단자(51)로부터의 신호가 0일때 선택되는 논리 X와 단자(51)로부터의 신호가 1일때 선택되는 논리 Y 및 항상 선택되는 공통논리 Z가 제공될때, 변환 논리의 구성은 주논리회로(22) 및 (44)가 별도로 형성되는 경우보다 훨씬 간단해질 수 있다.

변환 및 복조가 동시에 실행될 경우 이는 시분할 방식으로 실행될 수가 있다.

본 발명에 의하면 변환 논리가 간단해질 수 있다.

상술과 같이 본 발명의 한 적합한 실시예에 대해 설명하였으나 본 기술분야에 통상의 지식을 가진 사람은 본 발명의 신규한 개념이나 사상의 범주를 벗어나지 않고도 여러 변형 및 수정이 가능함을 쉽게 알 수 있으며, 이러한 본 발명의 범주는 첨부된 청구범위에만 의해서 결정되어야 한다.

Claims

일련의 어(word)형태의 디지탈 데이타를 NRZI 부호화 디지탈 신호로 변환시키기 위한 변환 방법에 있어서, 각각의 어 우수번째의 비트 전부중에 디지탈적으로 제로값을 가지는 비트의 수가 우수인가 기수인가를 검출하는 것으로 이들 비트의 직류 성분이 제로인지의 여부를 결정하는 단계와, 상기 검출 단계의 결과를 나타내는 검출 신호에 따라 이 어를 상기 디지탈 신호의 축적 DC 성분이 작아지도록 선택적으로 변경하는 단계 및, 상기 선택적으로 변경된 어를 NRZI 부호화하는 단계로 이루어진 것을 특징으로 하는 일련의 어 형태의 디지탈 데이타를 NRZI 부호화 디지탈 신호로 변환시키는 변환 방법.
제1항에 있어서, 상기 어의 선택적 변경의 단계가 상기 어의 선두비트값을 반전시켜 반전시키지 않은 단계를 포함하는 것을 특징으로 하는 방법.
제1항 또는 제2항에 있어서, 상기 검출 신호는 상기 검출 단계의 결과와 선행해서 NRZI 부호화 데이타의 DC 성분을 확인하는 동작과의 양쪽에 의존하는 것을 특징으로 하는 변환 방법.
일련의 어 형태인 디지탈 데이타를 NRZI 부호화 디지탈 신호로 변환하는 변환 장치에 있어서, 각 어의 우수번째의 비트 전부중 디지탈적으로 제로의 값을 갖는 비트의 수가 우수인지 기수인지를 검출하는 것이며, 이것들의 비트의 직류 성분이 제로인지 아닌지를 결정하는 수단(26, 31)과; 상기 검출 동작의 결과를 나타내는 검출 신호에 따라서 어를 상기 디지탈 신호의 축적 DC 성분을 작게 하듯이 선택적으로 변경하는 수단(26, 27, 37)과; 상기 선택적으로 변경된 어를 NRZI 부호화하는 수단(32, 33)으로 구성되는 것을 특징으로 하는 일련의 어형태인 디지탈 데이타를 NRZI 부호화 디지탈 신호로변환하는 변환 장치.
제4항에 있어서, 상기 어를 선택적으로 변경하는 상기 수단(27, 37)은 상기 어의 선두 비트의 값을 반전시키거나, 반전시키기 않는 수단(27)을 갖는 것을 특징으로 하는 변환 장치.
제4항 또는 제5항에 있어서, 선행해서 NRZI 부호화된 데이타의 DC 성분을 확인하는 수단(28)과, 상기 검출수단(31)과 상기 확인수단(28)의 양쪽에 의해서 생성되는 신호에 응답해서 상기 검출 신호를 생성하는 수단(27)을 갖는 것을 특징으로 하는 변환 장치.
n비트의 데이타로 되는 일련의 기본 어로 분할된 기본 디지탈 신호를 각각의 어가 m(m은 n보다 크다(비트로 되는 일련의 변환 어로 분할된 변환 디지탈 신호로 변환하는 변환 방법에 있어서, 상기 각각의 기본 어의 패턴을 검출하는 단계와; 상기 각각의 기본 어의 복수 부분의 각각을 상기 기본 어의 제1부분이 제1복수 패턴의 하나로 변환됨과 더불어 상기 기본 어의 제2부분이 제2복수 패턴의 하나로 변환되듯이 상기 변환 어의 대응하는 부분으로 변환하고, 상기 기본 어의 상기 검출된 패턴에 따라 상기 변환 어의 패턴이 m비트의 가능한 패턴중에서 소정의 조건을 만족하도록 선택된 복수 패턴의 하나처럼 상기 변환을 제어하는 단계를 포함하는 것을 특징으로 하는 변환 방법.
제7항에 있어서, 상기 소정의 조건은 상기 신호의 DC 성분이 최초로 되는데, 상기 변환 어의 전류 DC 성분을 검출하는 단계와, 상기 잔류 DC 성분이 제로가 아닐때, 그 잔류성분에 따라 상기 변환 어를 또한 가지는 것을 특징으로 하는 변환 방법.
제7항 또는 제8항에 있어서, n은 8이며, m은 10이며 상기 기본 어의 각각은 각각 4비트의 2개 부분으로 분할되며, 상기 제1 및 제2복수 패턴의 각각은 5비트임을 특징으로 하는 변환 방법.
각각의 어가 n비트의 데이타로 되는 일련의기본 어로 분할된 기본 디지탈 신호를 각각의 어가 m (m은 n보다 크다)비트로 되는 일련의 변환 어로 분할된 변환 디지탈 신호로 변환하는 변환 장치에 있어서, 상기 각각의 기본 어의 패턴을 검출하는 수단(23)과; 상기 각각의 기본 어의 복수 부분의 각각은 상기 기본 어의 제1부분이 제1복수의 패턴의 하나롱 변환됨과 더불어 상기 기본 어의 제2부분이 제2복수 패턴의 하나로 변환되듯이, 상기 변환 어의 대응하는 부분으로 변환하고, 상기 기본 어의 상기 검출된 패턴에 따라서 상기 변환 어의 패턴이 m비트의 가능한 패턴중에서 소정의 조건을 만족하듯이 선택된 복수 패턴의 하나로 제어되듯이 상기 변환이 제어되는 변환 수단(22)으로 구성된 것을 특징으로 하는 변환 장치
제10항에 있어서, 상기 소정의 조건은 상기 신호의 DC 성분이 최소로 되는 것이며; 상기 변환 어의 잔류 DC 성분을 검출하고, 상기 잔류 DC 성분이 제로가 아닐때, 그 잔류 DC 성분에 따라 상기 변환 어의 선두 비트만을 선택적으로 반전시키는 수단(28)을 또한 포함하는 것을 특징으로 하는 변환 장치.
제10항 또는 제11항에 있어서, n은 8이며, m은 10이며, 상기 변환 수단(22)은 상기 기본 어의 각각은 각각 4비트의 2개의 부분으로 분할되며 상기 제1 및 제2복수 패턴의 각각은 5비트가 되도록 동작하는 것을 특징으로 하는 변환 장치.
m비트의 어로 되는 일련의 변환 어로 분할된 변환 디지탈 신호를 각각의 어가 n(m은 n보다 크다)비트로 되는 일련의 기본 어로 분할된 기본 디지탈 신호로 변환하는 변환 방법에 있어서, 상기 변환 어의 패턴은 m비트의 가능한 패턴중에서 소정의 조건을 만족하도록 선택된 복수 패턴의 하나이도록 제어되고 있으며, 상기 각각의 변화 어의 패턴을 검출하는 단계와; 상기 각각의 변환 어의 복수 부분의 각각을 상기 변환 어의 제1부분이 제1복수 패턴의 하나로 변환됨과 더불어 상기 변환 어의 제2부분이 제2복수 패턴의 하나로 변환되듯이 상기 기본 어의 대응하는 부분으로 변환하고, 상기 변환 어의 상기 검출된 패턴을 따라서 상기 기본 어의 패턴이 소정의 조건을 만족하는 복수 패턴의 하나로 제한되듯이 상기 변환이 제어하는 단계를 포함하는 것을 특징으로 하는 변환 방법.
각각이 m비트의 데이타로 되는 일련의 기본 어로 분할된 기본 디지탈 신호를 변환 어가 상기 베이스어와 1대 1로 대응하도록 변환 디지탈 신호로 변환하고 및 그 역변환을 행하는 변조 및 복조 장치에 있어서, 상기 기본 디지탈 신호와 변환 디지탈 신호가 공급되는 논리회로(50)를 가지며, 상기 논리회로(50)는 제어단자(51)와 상기 제어 단자(51)에 제1신호값(0)이 공급되었을때 선택되는 제1논리 수단(Y)과, 상기 제어단자(51)에 제1신호값(0)이 공급되었을때 선택되는 제1논리수단(X)과, 변조 및 복조의 양쪽에 사용하는 제3의 논리수단(Z)을 갖는 것을 특징으로 하는 변조 및 복조장치.
제14항에 있어서, 상기 논리회로(50)는 프로그램 가능한 논리어레이를 포함하는 것을 특징으로 하는 변조 및 복조 장치.