AT394464B - Verfahren und apparat zur umsetzung von digitaldaten - Google Patents

Description

AT 394 464 B

Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Umsetzung von Digitaldaten, welche in Form einer Serie von Wörtern vorliegen, in ein NRZI-codiertes Digitalsignal sowie eine Schaltungsanordnung zur Durchführung des Verfahrens.

Wenn ein analoges Signal, wie z. B. ein Audiosignal, vor der Aufzeichnung in digitale Form umgesetzt wird, kann die Wiedergabegüte des aufgezeichneten Signals erheblich gesteigert werden. Ein bekanntes Aufzeichnungsverfahren setzt ein analoges Originalsignal in digitale Daten unter Anwendung der Pulscode-Modulation (PCM) um. Das PCM-Digitalsignal wird sodann in einem sogenannten NRZI (non-retum to zero, inverted)-Codesystem moduliert. Das NRZI-Codesystem ermöglicht die Aufzeichnung mit derselben Bitdichte, die bei NRZ-Codierung möglich ist, aber ohne die Probleme, die mit der Signalpolarität bei der NRZ-Codierung verbunden sind.

Im NRZI-Codiersystem wird ein digitales "Γ’-Bit durch einen Übergang zwischen den beiden Spannungswerten eines zweistufigen Signals dargestellt, während die Fortsetzung eines Zweistufensignals auf demselben Spannungswert ein digitales "Ο’’-Bit darstellt. Im NRZI-Code gibt der augenblickliche Spannungswert entweder hoch oder niedrig demnach keine digitale Information wieder. Im Gegenteil, die digitale Information ist dadurch bestimmt, ob das Signal schon oder nicht den Spannungswert zwischen angrenzenden Bitzellen gewechselt hat. Wenn z. B. der Anteil des Signals, das ein bestimmtes Bit von Digitaldaten darstellt, sich auf demselben Spannungswert befindet wie der Anteil, der das vorhergehende Bit darstellt, so ist dieses bestimmte Bit eine digitale Null.

Der gegenwärtige Anmelder hat bereits früher folgendes Informationsumsetzungssystem vorgeschlagen. Dieses System verwendet ein 8/10-Umsetzungsschema, bei welchem alle acht Bits von Digitalinformation eines Ursprungsdigitalsignals in ein Zehnbitwort zur Bildung eines umgesetzten Digitalsignals umgesetzt werden.

O

Acht Bits (Bj, B2, Bj, Βφ B^, Bg, B7, Bg) können auf 256 (2 ) unterschiedliche Arten miteinander kombiniert werden. Mit 10 Bits sind 1024 (2^®) Kombinationen möglich. Demgemäß werden 256 der 1024 möglichen Zehnbitkombinationen zur Darstellung der Achtbitkombinationen verwendet

In Übereinstimmung mit den oben dargelegten Bedingungen gibt es bestimmte Beschränkungen, unter welchen 256 Kombinationen verwendet werden können: Erstens erfordern diese Bedingungen, daß die Gleichstromkomponente des umgesetzten Signals Null ist. Zweitens darf, da NRZI-Codierung verwendet wird, die Anzahl von aufeinanderfolgenden digitalen Nullen im umgesetzten Signal niemals die Drei überschreiten, sonst würde Tmax/Tmjn (wobei Tmax das maximale Intervall zwischen Pegel Übergängen und Tmjn das minimale Intervall zwischen Übergängen ist) größer als vier sein.

Mit diesen Beschränkungen zeigt die folgende Tabelle I die möglichen Kombinationen von zehn Digitalbits im NRZI-Code, wobei die Gleichstromkomponente null ist, aber nicht mehr als drei digitale Nullen in einer Reihe stehen (entweder innerhalb jedes Zehnbitwortes oder an der Verbindung zwischen zwei solchen Worten):

Tabelle I .....1 .....10 .....100 .....1000 1 ........ 69 34 14 4 01 ...... 40 20 8 1 001 .... 20 10 3 1 0001 ... 8 3 2 1

Tabelle I zeigt, daß es zahlreiche mögliche Kombinationen gibt, die diesen Einschränkungen genügen. Wenn z. B. bis zu drei digitalen Nullen am Anfang jedes Wortes zugelassen sind, dann können am Ende jedes Wortes keine digitalen Nullen zugelassen werden. In diesem Fall zeigt Tabelle I als Summe der möglichen Kombinationen: 137 = 69 + 40 + 20 + 8 -2-

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Von allen möglichen Kombinationen nach Tabelle I wird die maximale Summe erreicht, wenn nicht mehr als zwei digitale Nullen am Beginn eines umgesetzten Zehnbitwortes und nicht mehr als eine digitale Null am Ende zugelassen sind. In diesem Fall ergibt sich folgende Summe: 193 = 69 + 40 + 20 + 34 + 20 + 10

Demgemäß sind 193 Zehnbitkombinationen verfügbar, für welche die Gleichstromkomponente null ist. Diese werden "Primärkombinationen" genannt.

Da es 256 mögliche Achtbitwörter der Ursprungsdaten gibt, sind 63 zusätzliche Zehnbitkombinationen zur Darstellung aller Ursprungsdaten erforderlich. Daher ist es notwendig, Zehnbitkombinationen mit einer Gleichstromkomponente ungleich null zu verwenden.

Die folgende Tabelle illustriert die Anzahl von möglichen Kombinationen von Zehnbitkombinationen, welche mit nicht mehr als zwei digitalen Nullen beginnen und mit nicht mehr als einer digitalen Null enden, wobei die Gleichstromkomponente bei NRZI-Codierung 0, -2 und +2 ist:

Tabellen -2 0 +2 1 ..... 52 103 100 01 .... 43 60 40 001 .. 30 30 11

Tabelle II zeigt die 193 (= 103 + 60 + 30) möglichen Kombinationen, bei welchen die Gleichstromkomponente Null ist, wie in Zusammenhang mit Tabelle besprochen. Es ist zu beachten, daß die Eintragung in der "0”-Spalte von Tabelle II: 103 (= 69 + 34), 60 (= 40 + 20) und 30 (= 20 + 10) die Summe der Spalten "...1" und "...10" von Tabelle I sind.

Zur Berechnung der Gleichstromkomponenten für Tabelle II wurde angenommen, daß das letzte Bild der unmittelbar vorhergehenden Zehnbitkombination auf dem Niedrigpegel des Signals war. Wenn Tabelle II unter der Annahme, daß der Pegel des letzten Bits des vorhergehenden Wortes hoch war, aufgestellt worden wäre, müßten die beiden Spalten "-2" und "+2" getauscht werden. Jedenfalls ist die Annahme bezüglich des Anfangswertes des umgesetzten Wortes bloß eine Konvention. Die unter dieser Konvention angenommene Gleichstromkomponente wird als die "Konventions-Gleichstromkomponente" bezeichnet. Wie weiter unten klar wird, berührt diese so eingeführte Konvention diesen Fall nicht. Diese spezielle Konvention wurde nur für die Zwecke dieser Beschreibung gewählt.

Fig. 1A bis IC illustriert einige Beispiele von für die Konstruktion von Tabelle II verwendeten umgesetzten Wörtern. Fig. 1A und 1B zeigen z. B. Zehnbitkombinationen im NRZI-Code mit einer Konventions-Gleichstromkomponente von -2; Fig. IC zeigt eine Zehnbitkombination mit einer Konventions-Gleichstromkomponente von +2. Fig. 1A bis IC illustrieren, daß die Spalten "-2" und "+2" umgedreht werden würden, wenn die Tabelle II unter Definition der Konventions-Gleichstromkomponente unter der Annahme, daß das letzte Bit der unmittelbar vorhergehenden Zehnbitkombination auf dem höheren Wert des Signals wäre, zusammengestellt worden wäre.

Da jedenfalls nur 193 primäre Zehnbitkombinationen mit der Gleichstromkomponente Null verfügbar sind, sind 63 weitere "sekundäre Kombinationen", nämlich jene mit einer Gleichstromkomponente ungleich Null, zur vollständigen Darstellung aller 256 mit dem Original-Achtbitdatenwörtern möglichen Kombinationen erforderlich. Aus Gründen, die weiter unten erklärt werden, ist es beim obigen Beispiel notwendig, daß das Anfangsbit der Zehnbitkombination im NRZI-Code eine digitale Null ist. Zusätzlich ist bei dieser Darstellung die Konventions-Gleichstromkomponente aller sekundären Kombinationen dieselbe. Wenn dies der Fall ist, dann zeigt Tabelle II, daß nicht genügend Kombinationen (40 +11) von Bits mit einer Konventions-Gleichstrom- r -3-

AT 394 464 B komponente von +2 vorhanden sind. Demgemäß werden die benötigten 63 zusätzlichen Kombinationen aus den 73 (43 + 30) Zehnbitkombinationen mit einer Konventions-Gleichstromkomponente von -2 gewählt.

Fig. 2A und 2B illustrieren eine wichtige Eigenschaft von derartig gewählten Zehnbit-Sekundärkombinationen. Wenn das erste Bit in einer Sekundärkombination, wie in Fig. 2B gezeigt, invertiert wird, wechselt seine Konventions-Gleichstromkomponente von -2 zu +2. Es ist möglich, andere Bits innerhalb der Sekundärkombinantionen zu invertieren, um die Gleichstromkomponente von -2 aus +2 zu wechseln, aber vorzugsweise wird zur Änderung der Konventions-Gleichstromkomponente das erste Bit invertiert, da dies immer in einem Wechsel der Gleichstromkomponente von -2 zu +2 und in einem Wechsel der augenblicklichen Gleichstromkomponente von +2 bzw. -2 zu -2 bzw. +2 resultiert.

Das Verfahren dieser Darstellung kann unter Bezugnahme auf Fig. 3A und 3B verständlich werden. Es sei angenommen, wie in Fig. 3A gezeigt, daß ein bestimmter Anteil des umgesetzten Digitalsignals mit dem niedrigeren Signalwert endet. Es sei weiters angenommen, daß die Gleichstromkomponente des Signals bei diesem Signalteil Null ist. In Fig. 3A und 3B bezeichnen die Pfeile den Beginn und das Ende aufeinanderfolgender umgesetzter Wörter. Wenn das erste voll umgesetzte Wort CW γ in Fig. 3 A eine sekundäre

Kombination umfaßt, dann ist seine Gleichstromkomponente gleich -2. Bei allen nachfolgenden Wörtern, welche primäre Kombinationen umfassen, sind die Gleichstromkomponenten Null. Demnach bleibt der Gleichstromanteil im vollständigen Signal bei -2. Wenn die nächste sekundäre Zehnbitkombination CW3 eintrifft, kann die Gleichstromkomponente des Signalteils, der das Paar von sekundären Kombinationen einschließt, in Übereinstimmung mit diesem Beispiel auf Null zurückgeführt werden, u. zw. durch Umkehrung eines Bits in der nächsten sekundären Kombination, wenn deren augenblickliche Gleichstromkomponente gleich ist der augenblicklichen Gleichstromkomponente der ersten sekundären Kombination in diesem Signalteil. Fig. 3A sei ein erstes Beispiel. Die Anzahl der Pegelübergänge in dem Signalteil, der das Paar von sekundären Kombinationen umfaßt, ist vor dem Beginn der zweiten Sekundärkombination gleich acht, d. h. eine gerade Zahl. Der Pegel des Signals wird zu Beginn der zweiten sekundären Zehnbitkombination nach einer geraden Anzahl von Pegelwechseln derselbe sein wie der Signalpegel am Beginn der ersten sekundären Kombination. Wenn daher die zweite sekundäre Kombination auf demselben Pegel beginnt, wird auch ihre augenblickliche Gleichstromkomponente dieselbe sein, nämlich in diesem Fall -2. Wenn jedoch das erste Bit dieser zweiten sekundären Kombination von einer digitalen Null zu einer digitalen Eins wechselt, dann wird die Gleichstromkomponente der zweiten Sekundärkomponente +2. Bei Addition zur augenblicklichen Gleichstromkomponente des Signals vor der zweiten Sekundärkombination, welche Gleichstromkomponente gleich -2 war, ist die Gleichstromkomponente des gesamten Signalteiles gleich Null.

Der Grund, warum das aste Bit der sekundären Kombination mit Null gewählt wurde, wie weiter oben im Zusammenhang mit Tabelle Π hervorgehoben wurde, wird nun klar. Wenn nämlich Sekundärkombinationen mit einem Anfangsbit von digital 1 gewählt worden wären, dann würde der Wechsel der augenblicklichen Gleichstromkomponente dieser Kombination von -2 zu +2 - oder umgekehrt - den Wechsel des ersten Bits von digital 1 zu digital 0 erfordern. Diesa Wechsel könnte daraus resultieren, daß man genügend aufeinanderfolgende Nullen hat, um das Verhältnis Tmax/Tmjn größer als vier zu machen.

Es zeigt sich in jedem Fall, Fig. 3B illustriert ein anderes Beispiel dafür, wenn die Zahl der Pegelübergänge vor dem Beginn der zweiten Sekundärkombination ungerade ist, dann beginnt diese Sekundärkombination mit hohem Pegel und ihre Gleichstromkomponente wird +2. Demnach ist keine Umkehrung erforderlich, um die Gleichstromkomponente des gesamten Dreiwort-Signalteiles - als CWj - CW3 in Fig. 3B gezeigt - Null zu machen.

Fig. 4 zeigt als Beispiel einen Apparat, der zur Umsetzung (Konversion) in Übereinstimmung mit dem oben beschriebenen System ermöglicht. In Fig. 4 bezeichnet die Bezugsziffer (1) einen Eingangsanschluß, (2) ein 8-Bit-Schieberegister zur Aufnahme von Information von 8 Bits, (3) eine Umsetzlogikschaltung und (4) ein 10-Bit-Schieberegister. Information, welche dem Eingangsanschluß (1) zugeführt wird, wird sodann jeweils um 8 Bits durch das Schieberegister (2) weitabefördert und die Information von 8 Bits (B j, B2, B3, B4, B^, Bg, B7,

Bg) wird der Logikschaltung (3) zugeführt. In der Logikschaltung (3) wird die oben genannte Eins-zu-eins-Umsetzung durchgeführt und daraufhin Information von umgesetzten 10 Bits (Pj, P2, P3, P4, P5, Pg, P7, Pg) dem Schieberegister (4) zugeführt.

Weiters wird die Zahl da Pegelübergänge des Signals nach seiner NRZI-Kodierung durch die Logikschaltung (3) geprüft Da die Zahl der Pegelübergänge für jede Kombination im vorhinein bekannt ist, kann z. B. ein Nur-Lese-Speicher, welcher die Logikschaltung (3) darstellt, simultan Information unter Berücksichtigung der Pegelübergänge produzieren (es genügt eine Information zur Darstellung, ob die Zahl der Pegelübergänge ungerade oder gerade ist, und warn diese ungerade ist, ist die Information eine digitale "1"). Dieser Ausgang Q wird einer Voriegelungsschaltung (8) zugeführt und dieser arretierte Ausgang Q' der Verriegelungsschaltung (8) wird der Logikschaltung (3) zugeführt. Ein Zeitsignal, das die Information aller dem Eingangsanschluß (1) zugeführten 8 Bits berücksichtigt, wird durch eine Detektorschaltung (9) festgestellt und dieses Zeitsignal wird dem Ladeanschluß des Schieberegisters (4) und dem Verriegelungsanschluß der Verriegelungsschaltung (8) zugeführt. -4-

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Wenn die Bits z. B. zu der obigen sekundären Kombination umgesetzt sind, wird der arretierte Ausgang Q' derart verwendet, daß das Anfangsbit, wenn der arretierte Ausgang Q' gleich "0" ist, zu "1" umgesetzt wird, während das Anfangsbit, wenn der arretierte Ausgang Q' gleich "1" ist, zu "0" umgesetzt wird. Zu diesem Zeitpunkt wird am Ausgang Q die Information erzeugt, die angibt, ob die Zahl der Pegelübergänge ungerade oder gerade ist, und die dann der Verriegelungsschaltung (8) zugeführt wird. Wenn weiters die Bits zur Primärkombination umgesetzt werden, wird der Ausgang von 10 Bits unverändert geliefert und am Ausgang Q' wird eine Information (ungerade oder gerade) erzeugt, welche die Summe der Zahl der Pegelübergänge der Primärkombination und des arretierten Ausgangs Q' ist, welche sodann verriegelt wird.

Weiters wird ein Taktsignal mit einer Frequenz, welche dem Takt des Eingangssignals entspricht, über einen Takteingangsanschluß (5) dem Schieberegister (4) zugeführt, von welchem daraufhin die oben genannten 10 Bits ausgelesen werden. Dieses Auslesesignal wird eine JK-Flip-Flop-Schaltung (6) und das Taktsignal von Taktanschluß (5) ebenfalls der JK-Flip-Flop-Schaltung (6) zugeführt, sodaß an einem Ausgangsanschluß (7) ein NRZI-codiertes Signal erzeugt wird.

Fig. 5 zeigt ein Beispiel für ein Gerät zur Demodulation einer vorher modulierten Information.

In Fig. 5 bezeichnet die Bezugsziffer (11) einen Eingangsanschluß, von welchem ein Signal über eine NRZI-Demodulationsschaltung (12) einem 10-Bit-Schieberegister (13) zugeführt wird. Information von 10 Bits (Pj bis P10) aus dem Schieberegister (13) wird sodann einer Umsetzlogikschaltung (14) zugeführt, in welcher die 10-Bit-Information (Pj bis Pjq) unter Verwendung einer Eins-zu-eins-Umkehrumsetzung demoduliert wird. Entsprechend wird die demodulierte Information von 8 Bits (Bj bis Bg) zu einem 8-Bit-Schieberegister (15) geliefert und an einem Ausgangsanschluß (16) entwickelt. Wenn, wie in diesem Falle, die oben genannte Zehnbitinformation der sekundären Kombination der Logikschaltung (14) zugeleitet wird, wird die Umkehrsetzung ohne Berücksichtigung des Anfangsbits durchgeführt.

Wie oben beschrieben, kann die Umsetzung und die Demodulation von Daten durchgeführt werden.

Wenn wie in diesem System die Logikschaltung (3) und (14) aus Nur-Lesespeichem bestehen, muß eine sehr große Zahl von Bits bereitgestellt werden, sodaß, wenn die Logikschaltung (3) und (14) als Großintegrationsschaltungen (large scale Integration Circuit) ausgebildet sind, dadurch ein großer Bereich benötigt wird, was dann aber nicht wünschenswert ist.

Es ist eine Aufgabe der vorliegenden Erfindung, ein verbessertes Digitaldaten-Umsetzungsverfahren und ein Gerät dafür zu schaffen.

Eine andere Aufgabe der vorliegenden Erfindung ist die Schaffung eines Digitaldaten-Umsetzungsverfahrens und eines Gerätes dafür, in welchem eine Logikschaltung konstruktiv vereinfacht werden kann.

Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, ein Digitaldaten-Umsetzungsverfahren und ein zugehöriges Gerät zu schaffen, das für den Fall geeignet ist, wo ein Audiosignal od. dgl. pulscodemoduliert (PCM) und danach aufgezeichnet wird.

Eine weitere Aufgabe der vorliegenden Erfindung ist die Erzeugung eines NRZI-codierten Signals, das eine Gleichstromkomponente aufweist, die im wesentlichen gleich Null ist mit einem Minimum an niederfrequenten Anteilen. Weiters ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren und ein Gerät anzugeben zur Umsetzung eines digitalen Grundsignals in ein NRZI-codiertes umgesetztes Digitalsignal mit einer Gleichstromkomponente, die im wesentlichen gleich Null ist, und einer vorbestimmten Maximumzeit zwischen den Pegelübergängen.

Entsprechend einem Aspekt der vorliegenden Erfindung wird ein Verfahren zum Umsetzen von digitalen Daten in ein NRZI-codiertes Digitalsignal vorgeschlagen, das gekennzeichnet ist durch Feststellen, ob die Anzahl der digitalen Nullen der geradzahlig numerierten Bits jedes Wortes ungerade oder gerade ist und darausfolgendem Feststellen, ob die Gleichstromkomponente der Bits Null oder ungleich Null ist; selektives Modifizieren des Wortes in Übereinstimmung mit einem, das Ergebnis der ersten Feststellung repräsentierenden Feststellungssignals derart, daß die gesamte Gleichstromkomponente des Digitalsignals minimiert ist und NRZI-Codierten des selektiv modifizierten Wortes.

Gemäß einem anderen Aspekt der vorliegenden Erfindung wird ein Gerät zur Umsetzung von Digitaldaten in ein NRZI-codiertes Digitalsignal vorgeschlagen, welches gekennzeichnet ist durch einen Feststellungskreis (26, 31) zum Feststellen, ob die Anzahl der digitalen Nullen der geradzahlig numerierten Bits jedes Wortes ungerade oder gerade ist und darausfolgendem Feststellen, ob die Gleichstiomkomponente der Bits Null oder ungleich Null ist, einen Invertierungs-Steuerkreis (26,27,37) zum selektiven Modifizieren des Wortes in Übereinstimmung mit einem, das Ergebnis der ersten Feststellung repräsentierenden Feststellungssignals, derart, daß die gesamte Gleichstiomkomponente des Digitalsignals minimiert ist, und einem Codierkreis (32, 33) zur NRZI-Codierung des selektiv modifizerten Wortes.

Weitere Aufgaben, Eigenschaften und Vorteile der vorliegenden Erfindung ergeben sich aus der folgenden Beschreibung unter Zuhilfenahme der beiliegenden Zeichnungen, in welchen dieselben Bezugszeichen gleiche Elemente und Teile bezeichnen.

In den Zeichnungen zeigen

Fig. 1A bis IC mögliche Zehn-Bit-Sekundärkombinationen eines umgesetzten NRZI-codierten Digitalsignals, -5-

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Fig. 2A eine Zehn-Bit-Sekundärkombination eines umgesetzten NRZI-codierten Digitsalsignals,

Fig. 2B die Zehn-Bit-Kombination gemäß Fig. 2A, wobei das erste Bit von digital Null zu digital Eins invertiert wurde,

Fig. 3A und 3B umgesetzte Digitalsignale,

Fig. 4 schematisch ein Gerät zur Erzeugung eines n-Bit NRZI-codierten umgesetzten Digitalsignals aus einem m-Bit digitalen Grundsignal,

Fig. 5 schematisch ein Gerät zum Rückführen eines n-Bit NRZI-codierten umgesetzten Digitalsignals in ein m-Bit digitales Grundsignal,

Fig. 6 ein Blockdiagramm, das ein Ausführungsbeispiel eines Informationsumsetzungsgerätes gemäß der vorliegenden Erfindung zeigt,

Fig. 7 ein Blockdiagramm, das ein praktisches Beispiel einer Sub-Logikschaltung zeigt, welche in den in Fig. 6 gezeigten Umsetzgerät gemäß der Erfindung verwendet ist,

Fig. 8 ein Blockdiagramm zur Veranschaulichung eines praktischen Beispiels von Teilen des in Fig. 6 gezeigten Gerätes,

Fig. 9 ein Blockdiagramm zur Veranschaulichung eines Beispiels eines Demodulationsgerätes, das bei der vorliegenden Erfindung verwendet wird,

Fig. 10 ein Blockdiagramm eines praktischen Beispiels einer Sub-Logikschaltung, die in dem in Fig. 9 gezeigten Demodulaüonsgerät verwendet wird,

Fig. 11 ein Blockdiagramm des Beispiels einer Schaltung, in welcher die Hauptlogikschaltungen, die in den Umsetzungs- und Demodulationsgeräten gemäß Fig. 6 und 9 verwendet sind, miteinander integriert sind, und

Fig. 12 bis 17 verschiedene Diagramme von 278 unterschiedlichen Zehn-Bit-Mustem.

Die vorliegende Erfindung wird nun an Hand der Zeichnungen im Detail beschrieben.

Von 1024 unterschiedlichen Kombinationen von zehn Bits werden Zehn-Bit-Muster, welche den oben genannten Einschränkungen genügen, auf 278 unterschiedliche Arten erzeugt (die 278 Zehn-Bit-Muster sind in Fig. 12 bis 17 gezeigt). Wenn die Muster in obere 5 Bits und untere 5 Bits unterteilt und sodann klassifiziert werden, können in 278 Mustern von zehn-Bit-Kombinationen das Muster der unteren 5 Bits in fünf Gruppen klassifiziert werden, A bis E, wie in der folgenden Tabelle III gezeigt. Zusätzlich gibt es noch Ausnahmemuster.

Tabelle ΠΙ A B c D E 10101 00101 10111 00111 01001 11001 10001 11010 01010 10010 01011 11011 10011 00011 11101 01101 01110 11110 10110 00110 11111 01111

Tabelle III zeigt, daß in den Gruppen A und B das Anfangsbit invertiert ist, daß aber die verbleibenden vier Bits untereinander gleich sind. Weiters sind die unteren drei Bits der Gruppen C und D gleich den unteren Drei-Bits der mit "0" in der Gruppe A und der mit "Γ in der Gruppe B beginnenden Muster.

Zugleich sind die oberen 5 Bits auf 21 verschiedene Arten kombiniert, wie in der folgenden Tabelle IV gezeigt. -6-

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Tabelle IV

Ober 5 Bits Gruppen der unteren 5 Bits Anzahl der Muster 1 01001 ® D 8 2 01011 C E 8 3 01101 ® E 16 4 01010 ® ® E 16 5 01100 ® E 8 6 01110 ® C E 8 7 00100 © © E 8 8 00101 ® ® E 16 9 00110 ® E 8 10 00111 ® ® E 16 11 01111 ® ® E 16 12 11001 ® ® 16 13 11010 ® © E 11 14 11011 ® ® E 16 15 10100 ® ® E 14 16 10101 ® C E 8 17 11101 D 8 18 11110 ® ® E 16 19 11111 C E 8 20 10111 ® 10 21 11000 © 5

Bei diesen Mustern werden die Gruppen A bis E der unteren 5 Bits, welche den oben genannten Einschränkungen genügen und verbindbar sind, derart zusammengestellt, wie in der Mittelspalte von Tabelle IV angegeben. In Tabelle IV bezeichnet der Buchstabe A' die unteren fünf Bits, welche mit einem Pegel ausgenommen "0" beginnen, während der Buchstabe B* die unteren fünf Bits bezeichnet, welche mit Pegeln ausgenommen "00" beginnen.

Wenn demnach die durch Kreise markierten Gruppen in Tabelle IV benützt werden, wird die Zahl von durch entsprechenden Bitverbindungen gebildeten Mustern wie in der rechten Spalte von Tabelle IV gezeigt, erreicht, wonach 240 Muster erzeugt werden können. Bei Hinzufügung von 16 Mustern, bei welchen die unteren fünf Bits zur Gruppe E gehören, ist es möglich, 256 Muster zu bilden. -7-

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Anderseits wird das 8-Bit-Eingangsmuster in jeweils untere und obere 4 Bits unterteilt. Das Muster aller 4 Bits ist auf 16 verschiedene Arten kombiniert. Die Muster der oberen 4 Bits sind der Reihe nach passend zu einem oder mehr der 21 Muster auf Tabelle IV gemacht, während die Muster der unteren 4 Bits sind der Reihe nach passend zu den Mustern der Gruppe 5 auf Tabelle ΠΙ gemacht.

Dies bedeutet, 16 Muster der unteren 4 Bits sind passend zu 16 Mustern der Gruppen A und B auf Tabelle III gemacht Daraus ergibt sich, daß die oberen 4 Bits des Eingangs direkt passend zu den 9 Mustern der oberen 5 Bits gemacht werden können, welche die Gruppen A, B (einschließlich B') in der Mittelspalte von Tabelle IV annehmen. Von 9 Mustern von oberen 5 Bits, welche irgend eine der Gruppen A (einschließlich A') und B annehmen, werden sodann 2 Muster, welche zur Gruppe B gehören, und gewünschte 2 Muster, welche zur Gruppe A gehören, miteinander kombiniert und zwei Paar der oberen 5 Bits (alle 2 Muster) sind zu 2 Mustern der oberen 4 Bits des Eingangs passend gemacht Es werden auch von den verbleibenden 5 Mustern, welche zur Gruppe A gehören, gewünschte 2 Muster miteinander kombiniert, sodaß ein Paar der oberen 5 Bits (2 Muster) zu 1 Muster der oberen 4 Bits des Eingangs passend gemacht sind. Ferner weiden 2 Muster der oberen 5 Bits, welche die Gruppen A (einschließlich A’) und C annehmen, mit gewünschten 2 Mustern der verbleibenden 3 Muster kombiniert, welche zur Gruppe A gehören, sodaß 2 Paar von oberen 5 Bits (alle 2 Muster) passend zu 2 Mustern der oberen 4 Bits des Eingangs gemacht sind. Weiters wird das eine verbleibende Muster, das zur Gruppe A gehört, mit 1 Muster kombiniert, welches die Gruppen B und D annehmen, sodaß ein Paar der oberen 5 Bits (zwei Muster) passend zu 1 Muster der oberen 4 Bits des Eingangs gemacht sind. Schließlich werden 16 Muster der oberen 5 Bits, welche zur Gruppe E gehören, passend zu 1 Muster der oberen 4 Bits des Eingangs gemacht.

Mit derartig erzeugten Kombinationen kann 8/10 Umsetzung in zwei Systeme von 4/5 Umsetzung unterteilt werden. Daraus ergibt sich, daß die Umsetzlogik außerordentlich vereinfacht werden kann.

Ein Beispiel für eine Umsetzerschaltung und eine Demodulatorschaltung der Erfindung wird anschließend beschrieben. Fig. 6 zeigt ein Beispiel für eine Umsetzerschaltung, die in der vorliegenden Erfindung verwendet ist.

In Fig. 6 bezeichnet die Referenznummer (21) eine acht-Bit-Eingangsanschlußgruppe, (22) eine Hauptlogikschaltung zur Umsetzung, welche aus einem programmierbaren Logikfeld (programmable logic array, PLA) oder einem Gatter hergestellt ist, und (23) eine Sub-Logikschaltung, die zur Herabsetzung der Belastung der Hauptlogikschaltung (22) fähig ist.

Die Sub-Logikschaltung (23) erzeugt Detektionssignale durch Prüfen des Eingangsmusters. Im obigen Ausführungsbeispiel werden demnach von der Sub-Logikschaltung folgende Signale erzeugt: ein Detektionssignal a, welches anliegt, wenn der Eingang passend zu einem Muster erscheint, das zu einem Paar gehört, das nicht die Gruppe B einschließt, welches jedoch in anderen Fällen nicht anliegt; ein Detektionssignal b, welches anliegt, wenn der Eingang passend zu einem Muster erscheint, das zu einem Paar gehört, welches die Gruppe E einschließt, welches jedoch nicht anliegt in anderen Fällen; und ein Detektionssignal c, welches anliegt, wenn der Eingang passend zu einem Paar, das die Gruppen A', B' einschließt, erscheint, während es in anderen Fällen nicht anliegt.

Fig. 7 zeigt ein praktisches Beispiel für eine Schaltung für den Fall, wo das Paar, das z. B. zwei der Gruppe A aufweist, zu 6H’7H und Eg der oberen 4 Bits des Eingangs und das Paar, das die Gruppe E einschließt, zu FH der oberen 4 Bits des Eingangs zugeordnet sind. Es ist hinreichend, daß das Detektionssignal c, wenn sequentielle Zuordnung mit 000 bis 111 der oberen 3 Bits des Eingangs auf Tabelle III vorliegt, mit 010, 100 und 110 anliegt und in anderen Fällen nicht anliegt. In diesem Fall ergibt sich die in Fig. 7 gezeigte Schaltung.

Diese Detektionssignale a bis c werden sodann der Hauptlogikschaltung (22), wie in Fig. 6 gezeigt, zur Steuerung des letzteren zugeführt, wodurch die Umsetzungslogik außerordentlich vereinfacht werden kann.

Bezugszeichen (24) bezeichnet eine Gruppe von Invertern, welche an den Ausgängen des PLA zur Unterstützung der Hauptlogikschaltung (22) angeordnet sind. Die nicht mit Klammem versehenen Inverter sind wirkungsvoller, während die in Klammer stehenden Inverter, wenn sie überhaupt vorgesehen sind, vorteilhafter sind. Bezugsnummer (25) bezeichnet ein Schieberegister für das Ausgangssignal.

Ferner bezeichnet Bezugsziffer (26) einen Schaltkreis, welcher ein invertierendes Steuersignal aus einem Ausgangs-Anfangs-Bit durch Feststellung der oben genannten Gleichstromkomponente bildet. Bezugszeichen (27) bezeichnet eine Exklusiv-Oder-Schaltung, welche das Anfangsbit unter Verwendung des Steuersignals invertiert, und Bezugsnummer (28) bezeichnet eine Detektionsschaltung für die Gleichstromkomponente. Der Aufbau der invertierenden Steuersignalformschaltung (26) wird anschließend beschrieben:

Wie in Fig. 8 gezeigt, werden die Ausgänge an den geradzahlig numerierten Bits der Reihe nach einem Exklusiv-Oder-Schaltkreis (31) zugeführt und in Exklusiv-Oder Logikoperationen für alle Ausgänge berechnet In dem Fall, wenn das gerade Bit "1" ist, wird dieses Bit hier invertiert, sodaß die Gleichstromkomponenten dieses Bits und des unmittelbar vorhergehenden Bits Null werden. Wenn jedoch das gerade Bit "0" ist, dann existiert eine Gleichstromkomponente ±2. Wenn weiters das Wort mit zwei Nullen beginnt, wird die Gleichstromkomponente 0 oder ±4. Ähnlich ist es, wenn das Wort mit drei Nullen beginnt, denn dann wird die Gleichstromkomponente ±2 oder ±6. Das bedeutet, wenn die Zahl der Nullen geradzahlig ist, dann wird die Gleichstromkomponente 0, ±4, ±8 .... während wenn die Zahl ungeradzahlig ist, wird die Gleichstromkomponente zu ±2, ±6, ±10 .... Anderseits ist die Gleichstromkomponente von 10 Bits insgesamt mit 0 oder -2 -8-

AT 394 464 B begrenzt. Daraus ergibt sich, daß durch die Feststellung, ob die Anzahl von Nullen der geradzahlig numerierten Bits geradzahlig oder ungeradzahlig ist, es möglich ist zu beurteilen, ob die Gleichstromkomponente 0 oder ±2 ist.

Die obige Exklusiv-Oder-Schaltung (31) kann demnach feststellen, daß die Gleichstromkomponente 0 ist, wenn der Ausgang "1" ist, wogegen die Gleichstromkomponente -2 ist, wenn der Ausgang "0" ist.

Weiters bilden in Fig. 8 ein Exklusiv-Oder-Schaltkreis (32) und ein D-Flip-Flop (33) eine NRZI-Codier-schaltung.

Die Gleichstromkomponenten-Detektionsschaltung (28) (in Fig. 6) wird durch einen Rauf-/Runterzähler (34) gebildet. Das heißt, daß der Rauf-/Runterzähler (34), durch einen Takt mit 1/2 Frequenz gesteuert wird, um nur geradzahlig numerierte Bits zu zählen. Das Hinauf/Hinab des Zählers (34) wird durch den Ausgang der Exklusiv-Oder-Schaltung (32) gesteuert, wobei die Gleichstromkomponente festgestellt wird. Da der Ausgang des Rauf-/Runterzählers (34) immer um 2 Bits verzögert ist, sind Exklusiv-Oder-Schaltungen (35) und (36) vorgesehen, um den Wert durch die 2 letzten Bits zu kompensieren.

Auf diese Art wird die positive oder negative Polarität der Gleichstromkomponente festgestellt. Dieses Detektionssignal und das Signal von der Exklusiv-Oder-Schaltung (31) werden nacheinander einer NAND-Schaltung (37) zugeführt, welches sodann das invertierende Steuersignal des Anfangsbits bildet.

Eine andere Version, das Anfangsbit zu invertieren wird dadurch erreicht, daß die Gleichstromkomponente durch den Zähler od. dgl. festgestellt wird, um das Anfangsbit des Ausgangs des Schieberegisters (25) direkt zu invertieren.

Wie oben beschrieben, wird das Codiersignal einem Ausgangsanschluß (29) zugeführt.

Weiters zeigt Fig. 9 ein Beispiel einer Demodulationsschaltung. In Fig. 9 bezeichnet Bezugsnummer (41) eine Gleichstromkomponenten-Feststellungsschaltung, welche durch einen Zähler od. dgl. gebildet ist. Ein Eingangssignal wird über diese Detektionsschaltung (41) einem Schieberegister (42) zugeführt und das Anfangsbit wird durch eine Exklusiv-Oder-Schaltung (43) als Reaktion auf das Signal von der Schaltung (41) invertiert und sodann einer Haupdogikschaltung (44) zugeführt.

Bezugnummer (45) bezeichnet eine Sub-Logikschaltung, welche wie in Fig. 10 beispielsweise dargestellt ist, um ein Feststellungssignal e für das Muster einschließlich der Gruppe E und ein Feststellungssignal f für das Muster einschließlich der Gruppe A zu bilden. Nach Feststellung der Gruppen A und B wird die Gruppe A festgestellt, wenn die dritten und fünften Bits einander gleich und ihre Anfangsbits "1" sind, und wenn die dritten und fünften Bits voneinander verschieden und ihre Anfangsbits "0" sind. Dagegen wird die Gruppe B festgestellt, wenn die dritten und fünften Bits einander gleich und ihre Anfangsbits "0" sind, und wenn die dritten und fünften Bits voneinander verschieden und ihre Anfangsbits Ύ sind.

Diese Detektionssignale e und f werden sodann der Hauptlogikschaltung (44) zur Steuerung der Umsetzungslogik zugeführt, wodurch die Umsetzlogik außerordentlich vereinfacht werden kann.

Wenn das Detektionssignal f verwendet wird, wird das sechste Bit des Eingangs unnötig. Dadurch wird der demodulierte Ausgang der Ausgangsanschlußgruppe (45') zugeführt.

Fig. 11 zeigt ferner ein Beispiel, in welchem die Haupdogikschaltung (22) und (44) in den Umsetzungsund Demodulationsschaltungen zu einer Schaltung (50) integriert werden. Wie in Fig. 11 gezeigt, werden die Ausgänge von der Eingangsschaltung (2Γ) entsprechend der Eingangsanschlußgruppe (21) in Fig. 6 und die Ausgänge von dem Schieberegister (42) in Fig. 9 gemeinsam zu einem Ausgang mit drei Zuständen (tri-state) umgesetzt und zu einer Haupdogikschaltung (50) verbunden. Anderseits wird das Schaltsignal zur Umsetzung und Demodulation über einen Anschluß (51) der Haupdogikschaltung (50) zugeführt.

Wenn man die Logiken der HaupÜogikschaltungen (22) und (44) in Betracht zieht, dann existieren viele Logiken, die der Haupdogikschaltungen (22) und (44) gemeinsam sind.

Wenn daher Logik X, welche für den Fall ausgewählt wird, daß das Signal am Anschluß (51) "0" ist, Logik Y, welche für den Fall ausgewählt wird, daß das Signal am Anschluß (51) "1" ist, und allgemeine Einheitslogik Z vorgesehen sind, welche in allen Fällen gewählt wird, kann die Anordnung der Umsetzungslogik mehr als in dem Fall vereinfacht werden, wo die Hauptlogikschaltungen (22) und (44) getrennt voneinander ausgebildet sind.

Wenn die Umsetzung und die Demodulation gleichzeitig durchgeführt werden, können sie in einem Gemeinschaftsbetrieb (time sharing) durchgeführt werden.

Entsprechend zur vorliegenden Erfindung kann die Umsetzungslogik vereinfacht werden. -9-

Claims (6)

1. AT 394 464 B PATENTANSPRÜCHE 1. Verfahren zur Umsetzung von Digitaldaten, welche in Form einer Serie von Wörtern vorliegen, in ein NRZI-codiertes Digitalsignal, gekennzeichnet durch Feststellen, ob die Anzahl der digitalen Nullen der geradzahlig numerierten Bits jedes Wortes ungerade oder gerade ist und darausfolgendem Feststellen, ob die Gleichstromkomponente der Bits Null oder ungleich Null ist; selektives Modifizieren des Wortes in Übereinstimmung mit einem, das Ergebnis der ersten Feststellung repräsentierenden Feststellungssignals derart, daß die gesamte Gleichstromkomponente des Digitalsignals minimiert ist und NRZI-Codieren des selektiv modifizierten Wortes.
2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die selektive Modifizierung des Wortes das Invertieren oder Nicht-Invertieren eines Anfangsbits des Wortes umfaßt.
3. 3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Feststellungssignal sowohl vom Ergebnis der ersten Feststellung als auch von der Feststellung der Gleichstromkomponente vorhergehend NRZI-codierter Daten abhängt.
4. 4. Schaltungsanordnung zur Umsetzung von Digitaldaten, welche in Form einer Serie von Wörtern vorliegen, in ein NRZI-codiertes Digitalsignal, gekennzeichnet durch einen Feststellungskreis (26, 31) zum Feststellen, ob die Anzahl der digitalen Nullen der geradzahlig numerierten Bits jedes Wortes ungerade oder gerade ist und darausfolgendem Feststellen, ob die Gleichstromkomponente der Bits Null oder ungleich Null ist, einen Invertierungs-Steuerkreis (26, 27, 37) zum selektiven Modifizieren des Wortes in Übereinstimmung mit einem, das Ergebnis der ersten Feststellung repräsentierenden Feststellungssignals, derart, daß die gesamte Gleichstromkomponente des Digitalsignals minimiert ist, und einem Codierkreis (32,33) zur NRZI-Codierung des selektiv modifizierten Wortes.
5. 5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß der Invertierungs-Steuerkreis (26, 27, 37) eine Logikschaltung (27) zum Invertieren oder Nicht-Invertieren eines Anfangsbits des Wortes enthält.
6. 6. Anordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die Logikschaltung (27) ein Feststellungssignal in Abhängigkeit von Signalen sowohl des besagten ersten Feststellungskreises (26,31) als auch eines zweiten Feststellungskreises (28) zur Feststellung der Gleichstromkomponente vorhergehender NRZI-codierter Daten erzeugt Hiezu 13 Blatt Zeichnungen -10-