SU1195346A1 - Устройство дня выделения максимального числа - Google Patents
Устройство дня выделения максимального числа Download PDFInfo
- Publication number
- SU1195346A1 SU1195346A1 SU843759049A SU3759049A SU1195346A1 SU 1195346 A1 SU1195346 A1 SU 1195346A1 SU 843759049 A SU843759049 A SU 843759049A SU 3759049 A SU3759049 A SU 3759049A SU 1195346 A1 SU1195346 A1 SU 1195346A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- group
- elements
- output
- outputs
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Description
Изобретение относится .к автоматике и вычислительной техникё и может 'быть использовано в цифровых системах автоматического управления и регулирования, а также при техни- 5 ческой реализации специализированных устройств обработки данных.
Цель изобретения - упрощение устройства.,
На чертеже представлена схема . Ю устройства.
Устройство, содержит Ц. разрядных входов з-чисел, (ΐ=1,2,..,щ; 3=1,2.. п),.выходы 2· максимального числа ' устройства, выходы 3^ номера макси- 15 мального числа устройства, ш узлов 4; сравнений, включающих каждый многовходовой элемент 5 ИЛИ, элемент
6 НЕ и группу из η элементов . ИЛИ 7, а узлы сравнения со второго по ш-й . 20 дополнительно содержат η элементов И 8 первой группы й η элементов И 9 второй группы.
Устройство работает следующим образом. 25
На входе узлов 4; (х=1-^тп) сравнения с входов- устройства'.поступают / в параллельном коде значения ΐ-χ разрядов, сравниваемых п-р'азрядных двоичных числе.. 30
Если на входы устройства первых (старшихразрядов двоичных чисел поступают все нули или единицы, то на выходе многовходового элемента 5 ИЛИ узла 4( сравнения появится соответственно код нуля или единицы,а на выходах .элементов, 7 ИЛИ; связанных первыми входами через инвертор 6 с выходом элемента 5 ИЛИ,· а вторыми входами - с соответствую- 4θ щими входами устройства., будут сформированы управляющие сигналы (коды единиц), разрешающие работу соседнего узла 4г сравнения. .
Если сигналы на входах устройст- 45 ва 1|] це все идентичны, т.е. на некоторых 'входах (1 · ) присутствуют'единицы, а на остальных входах (1,е)-нули, то код единицы будет сформирован на выходе 2, и выходах элементов 7* ИЛИ, связанных по входам с выходами 1· На остальных элементах 7е ИЛИ блока 4^ сравнения будут иметь место управляющие сигналы нулевого уровня. ' 55.
Управляющие сигналы с выходов элементов 7] ИЛИ блока 4| поступают . .
в соседний узел 42 сравнения на управляющие входы элементов 8 И первой -группы и вторые входы элементов .9^ И второй группы, связанных вторыми входами через инвертор 6 с выходом многовходного элемента 5 ИЛИ2 разрешая только.те из них, на которые подаются сигналы единичного- уров ня. При этом если на.все разрешенные элементы 8^ И первой группы с входов 12 поступают одинаковые (единичные или нулевые) сигналы, то соответственно. единичный или нулевой уровень напряжения формируется на выходе 22.многовходового элемента.
5 ИЛИ, единичные сигналы - на выходах элементов 7 к ИЛИ и нулевые - на выходах остальных элементов 7е , е/к ,
"Если же на некоторые разрешенные элементы 8^ И первой группы поступают с входов 12к единичные сигналы,, а на остальные разрешенные элементы 8е И первой группы подаются нулевые сигналы, то на выходе 2г и выходах элементов 7К ИЛИ будут иметь место единичные уровни напряжения,
’а на всех остальных элементах 7 нулевые уровни.1
Аналогичным.образом работают узлы 4 | (ΐ >2) сравнения, управляемые сигналами с выходов элементов, 7) ИЛИ узлов ;4р
В результате поразрядного сравнения η двоичных чисел.на информационных выходах 2 , - 2 т устройства формируется двоичный код максимального из сравниваемых- чисел, на выходах 3 3 элементов 7^ ИЛИ ш-го узла
сравнения - коды его порядковых номеров .
В предлагаемом устройстве отсутствуют (ш+1)п-разрядных триггерных регистров т,п -ходовых элементов ИЛИ т(п+1). двухвходовых элементов ИЛИ. Отмеченное количество функциональных элементов существенно превышает добавленные' в предлагаемом устройстве η (т-Ί) двухвходовых· элементов ИЛИ.
Повышенное, быстродействие предлагаемого устройства по сравнению с известным определяется меньшим суммарным временем задержки сигнала в последовательной цепи логических элементов, участвующих в формировании выходных кодов, поскольку уменьшен элементный состав указанной цепи.
1195346
Claims (2)
- УСТРОЙСТВО ДНЯ ВЫДЕЛЕНИЯ МАКСИМАЛЬНОГО ЧИСЛА, содержащее т поразрядных узлов сравнения, где тразрядность сравниваемых чисел, причем каждый поразрядный узел сравнения содержит группу из п элемент в ИЛИ, многовходовый элемент ИЛИ и элемент НЕ, а поразрядные узлы сравнения со второго по щ-й дополнитель-’но содержат· первую и вторую группу из η элементов И, где η - число сравниваемых чисел, в первом поразрядном узле сравнения первый вход каждого ^-го элемента ИЛИ группы соединен с входом первого разряда д-го числа устройства (з=1,2,...п) и подключен к з~му входу многовходового элемента ИЛИ, выход которого через элемент НЕ соединен с вторыми входами элементов ИЛИ группы, вί-м поразрядном узле сравнения (ί==2,3...,ш) выход ^-го элемента И первой группы соединен с ]-м входом многовходового элемента ИЛИ и подключен к первому входу соответствующего элемента ИЛИ группы» управляющий вход _]-го элемента И первой грурпы ϊ-го поразрядного узла сравнения соединен с выходом 3~го элемента ИЛИ группы (ϊ-Ι)-γο поразрядного узла сравнения, выходы многовходовых элементов ИЛИ всех поразрядных узлов сравнения являются выходами максимального числа устройства, отличающее ся тем, что, с целью упрощения устройства, в ϊ-м поразрядном узле сравнения первый вход ^-го элемента И второй группы соединен с управляющим входом соответствующего элемента И первой группы, выход многовходового элемента ИЛИ через элемент НЕ соединен с вторыми входами элементов И второй группы, выход з~го элемента И второй группы соединен с вторым входом соответствующего элемента ИЛИ группы, выходы элементов ИЛИ группы т—го поразрядного узла сравнения являются выходом номера максимального числа устройства, вход ΐ-го разряда д -го числа устройства· соединен с информацион-.· ным входом з~го элемента И первой группы ί-го поразрядного узла сравнения .<еСОСпсоо>11195346
- 2
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843759049A SU1195346A1 (ru) | 1984-06-26 | 1984-06-26 | Устройство дня выделения максимального числа |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843759049A SU1195346A1 (ru) | 1984-06-26 | 1984-06-26 | Устройство дня выделения максимального числа |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1195346A1 true SU1195346A1 (ru) | 1985-11-30 |
Family
ID=21126063
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843759049A SU1195346A1 (ru) | 1984-06-26 | 1984-06-26 | Устройство дня выделения максимального числа |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1195346A1 (ru) |
-
1984
- 1984-06-26 SU SU843759049A patent/SU1195346A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4498174A (en) | Parallel cyclic redundancy checking circuit | |
KR960042416A (ko) | 최대값 선택회로 | |
US4325129A (en) | Non-linear logic module for increasing complexity of bit sequences | |
SU1195346A1 (ru) | Устройство дня выделения максимального числа | |
US4584567A (en) | Digital code detector circuits | |
EP0186866B1 (en) | Majority circuit | |
US4860241A (en) | Method and apparatus for cellular division | |
SU1056180A1 (ru) | Устройство дл сравнени параллельных кодов чисел | |
US4604726A (en) | Sorting apparatus | |
SU1617432A1 (ru) | Устройство дл сортировки чисел | |
SU898420A1 (ru) | Устройство дл сравнени двоичных чисел | |
SU1103223A2 (ru) | Устройство дл суммировани двоичных чисел | |
SU1040484A1 (ru) | Устройство дл сравнени двоичных чисел | |
SU1043636A1 (ru) | Устройство дл округлени числа | |
SU763889A1 (ru) | Устройство дл выделени максимального из чисел | |
KR0172508B1 (ko) | 비트 시리얼 디지틀 정렬기 | |
SU1543406A2 (ru) | Устройство дл односторонних сдвигов двоичных кодов с контролем | |
SU1238056A1 (ru) | Устройство дл сравнени @ -разр дных двоичных чисел | |
SU991409A1 (ru) | Устройство дл определени количества единиц в двоичном числе | |
SU1488783A2 (ru) | УСТРОЙСТВО ДЛЯ ВЫБОРА ЭКСТРЕМАЛЬНОГО ИЗ η та-РАЗРЯДНЫХ ДВОИЧНЫХ ЧИСЕЛ | |
SU1304169A1 (ru) | Цифровой согласованный фильтр | |
RU2149442C1 (ru) | Устройство для умножения по модулю семь | |
SU1667052A1 (ru) | Комбинационный сумматор кодов Фибоначчи | |
SU401988A1 (ru) | Устройство для выделения максимального значения импульсного процесса | |
SU463968A1 (ru) | Устройство дл сортировки информации |