JPS6057774B2 - 論理演算型ディジタル圧伸器 - Google Patents
論理演算型ディジタル圧伸器Info
- Publication number
- JPS6057774B2 JPS6057774B2 JP10272578A JP10272578A JPS6057774B2 JP S6057774 B2 JPS6057774 B2 JP S6057774B2 JP 10272578 A JP10272578 A JP 10272578A JP 10272578 A JP10272578 A JP 10272578A JP S6057774 B2 JPS6057774 B2 JP S6057774B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- compandor
- operation type
- type digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G7/00—Volume compression or expansion in amplifiers
- H03G7/007—Volume compression or expansion in amplifiers of digital or coded signals
Landscapes
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】
本発明は、ディジタル圧伸器、特に論理演算型のディ
ジタル圧伸器に関する。
ジタル圧伸器に関する。
ディジタル圧伸器は直線ＰＣＭ信号を圧柳℃Ｍ信号に
圧縮し、さらに圧紐ＰＣＭ信号を直線ＰＣＭ信号に伸張
する装置である。
圧縮し、さらに圧紐ＰＣＭ信号を直線ＰＣＭ信号に伸張
する装置である。
圧縮ＰＣＭ信号は通常、符号形式として極性振巾表示
が用いられ、一方、直線ＰＣＭ信号には２の補数表示が
用いられる。
が用いられ、一方、直線ＰＣＭ信号には２の補数表示が
用いられる。
そのため、上述のＰＣＭ信号を圧縮あるいは伸張する圧
伸装置では、表示の変換が行なわれる。これら符号表示
の相互交換はよく知られているように負極性の場合に極
性反転とＬＳＢの加算、すなわち最小桁に１を加算する
ことによつて実行することができる。 一方、圧縮ＰＣ
Ｍ信号として、よく知られている、μ則による圧縮ＰＣ
Ｍ信号を用いる場合、極性振巾表示のＰＣＭ信号と圧Ｗ
’ＣＭ信号の相互変換を行う場合は変換されるべき一方
のＰＣＭ信号に一定の数（３３又は−３３）を加算する
ことが必要となる。 すなわち、直線ＰＣＭ信号（極性
巾表示の極性ビットを除いたものと考えて良い）をＹと
し、μ則による圧縮ＰＣＭ信号をＸとすると、 Ｙ＝７
×（２Ｌ−１）−１＋Ｍ×ΔＬ ＋（０〜ΔＬ−１） ・・・・・・・・・（１） Ｘ
＝７×Ｌ＋Ｍ ・・・・・・・・・（２）の関係がある
。
伸装置では、表示の変換が行なわれる。これら符号表示
の相互交換はよく知られているように負極性の場合に極
性反転とＬＳＢの加算、すなわち最小桁に１を加算する
ことによつて実行することができる。 一方、圧縮ＰＣ
Ｍ信号として、よく知られている、μ則による圧縮ＰＣ
Ｍ信号を用いる場合、極性振巾表示のＰＣＭ信号と圧Ｗ
’ＣＭ信号の相互変換を行う場合は変換されるべき一方
のＰＣＭ信号に一定の数（３３又は−３３）を加算する
ことが必要となる。 すなわち、直線ＰＣＭ信号（極性
巾表示の極性ビットを除いたものと考えて良い）をＹと
し、μ則による圧縮ＰＣＭ信号をＸとすると、 Ｙ＝７
×（２Ｌ−１）−１＋Ｍ×ΔＬ ＋（０〜ΔＬ−１） ・・・・・・・・・（１） Ｘ
＝７×Ｌ＋Ｍ ・・・・・・・・・（２）の関係がある
。
ここでＬは圧線ＰＣＭ信号の上位３ビット（折線近似対
数の折線番号０〜７）を表し、Ｍは折線内のＯから１５
までの１６ステップに等分された内部小ステップの番号
を表わす。また、ΔＬは各折線内の上記内部小ステップ
のステップサイズ、すなわち折線の１内部ステップに対
応した入力幅でΔＬ＝２Ｌ＋１である。（１）式を変形
し、かつ（０〜ΔＬ−１）は内部小ステップ番号Ｍの変
化までに達しない微小値のため省略すると、となる。従
つて、入力されたＰＣＭ信号Ｙからμ則による圧縮ＰＣ
Ｍ信号をｘを得るには入力信号Ｙにｔ＋１（＝３３）を
加えて、（３）式の関係からＬ＜５Ｍを抽出し、（２）
式によつて圧縮ＰＣＭ信号Ｘを作ることができる。同様
の原理によつて、圧縮ＰＣＭ信号Ｘを通常のＰＣＭ信号
（極性振巾表示）に変換するためにはＸから３３を引く
（一羽を加算する）処理が行なわれる。従つて、２の補
数表示のＰＣＭ信号を極性振巾表示のＰＣＭ信号に変換
してからμ則圧縮ＰＣＭ信号に変換したり、又逆の変換
を行なうディジタル圧伸装置では、補正値（３３又は−
３３）を加える加算器と、２の補数表示と極性振巾表示
の変換のためのＬＳＢ加算器（最小桁への１の加算器）
の再者が必要となり、実際に加算器を構成する数十個の
ゲート回路を必要とし、論理構成が複雑となる。
数の折線番号０〜７）を表し、Ｍは折線内のＯから１５
までの１６ステップに等分された内部小ステップの番号
を表わす。また、ΔＬは各折線内の上記内部小ステップ
のステップサイズ、すなわち折線の１内部ステップに対
応した入力幅でΔＬ＝２Ｌ＋１である。（１）式を変形
し、かつ（０〜ΔＬ−１）は内部小ステップ番号Ｍの変
化までに達しない微小値のため省略すると、となる。従
つて、入力されたＰＣＭ信号Ｙからμ則による圧縮ＰＣ
Ｍ信号をｘを得るには入力信号Ｙにｔ＋１（＝３３）を
加えて、（３）式の関係からＬ＜５Ｍを抽出し、（２）
式によつて圧縮ＰＣＭ信号Ｘを作ることができる。同様
の原理によつて、圧縮ＰＣＭ信号Ｘを通常のＰＣＭ信号
（極性振巾表示）に変換するためにはＸから３３を引く
（一羽を加算する）処理が行なわれる。従つて、２の補
数表示のＰＣＭ信号を極性振巾表示のＰＣＭ信号に変換
してからμ則圧縮ＰＣＭ信号に変換したり、又逆の変換
を行なうディジタル圧伸装置では、補正値（３３又は−
３３）を加える加算器と、２の補数表示と極性振巾表示
の変換のためのＬＳＢ加算器（最小桁への１の加算器）
の再者が必要となり、実際に加算器を構成する数十個の
ゲート回路を必要とし、論理構成が複雑となる。
従つて本発明の目的は、２の補数表示のＰＣＭ信号とＰ
則によるＰＣＭ信号の相互変換を論理演算型ディジタル
圧伸器の構成を簡単にすることである。本発明は上記目
的を達成するため、直列出力形のディジタル記憶手段、
このディジタル記憶手段の極性ビット信号を保持する保
持手段、この保持手段の出力に応じて上記ディジタル記
憶手段の直列出力ディジタル信号を反転する手段、この
反転手段に接続された加算手段を有する論理演算型ディ
ジタル圧伸器において、上記加算手段で上記反転手段の
出力信号に、上記保持手段の内容に応じて、補正値か、
又は補正値と２進最小桁の１の和を加算するための論理
手段を付加する。
則によるＰＣＭ信号の相互変換を論理演算型ディジタル
圧伸器の構成を簡単にすることである。本発明は上記目
的を達成するため、直列出力形のディジタル記憶手段、
このディジタル記憶手段の極性ビット信号を保持する保
持手段、この保持手段の出力に応じて上記ディジタル記
憶手段の直列出力ディジタル信号を反転する手段、この
反転手段に接続された加算手段を有する論理演算型ディ
ジタル圧伸器において、上記加算手段で上記反転手段の
出力信号に、上記保持手段の内容に応じて、補正値か、
又は補正値と２進最小桁の１の和を加算するための論理
手段を付加する。
以下、本発明を実施例を用いて詳細に説明する。
本発明の実施例を詳述するに先出ち、従来の論理演算型
ディジタル圧伸器の前に符号変換回路を付した構成を説
明する。
ディジタル圧伸器の前に符号変換回路を付した構成を説
明する。
第１図はその一例を示す図である。
１は直列入力並列出力シフトレジスタ、２は排他的論理
和ゲート、３は直列加算器、４は極性ビット用ラッチ、
５は論理積ゲート、６はＬＳＢのみ１となる信号源であ
り、符号変換回路を構成する。
和ゲート、３は直列加算器、４は極性ビット用ラッチ、
５は論理積ゲート、６はＬＳＢのみ１となる信号源であ
り、符号変換回路を構成する。
又、１７は補正値加算器、１８は補正値源、１９は補正
後のデータを格納するレジスタである。すなわち、シフ
トレジスタ１のＭＳＢから出力された極性ビットはラッ
チ４に保持される。
後のデータを格納するレジスタである。すなわち、シフ
トレジスタ１のＭＳＢから出力された極性ビットはラッ
チ４に保持される。
極性ビットが“゜０゛であれば、排他論理和２は信号を
反転しないで、そのまま加算器３に加える。一方、ＬＳ
Ｂ信号６はゲート５によつて閉じられ、加算器に加わわ
らないので、出力は入力信号と同じものが表われる。次
に極性ビットが゜゜１゛の場合、ラッチ４の出力は排他
的論理和ゲート２に加わり、入力信号を反転した信号（
ただしラッチ４は極性ビットの通過するタイミングでは
クリアするようになつているので極性ビットは反転しな
い。）を加算器３に入力する。さらに、ラッチ出力４は
ゲート５にも加わつて、これを開けるので、Ｉ−ＳＢ信
号６、すなわち１が加算器３に加わる。こうして、出力
には、負極性の信号を２の補数表示から極性振巾表示に
変換した信号が得られる。しかるに、負の最大値“゜１
００・・・・・・・・・０σ゛が入力されると、極性振
巾表示では存在しない符号を出力する。さらに、μ一則
のように一定補正値を加えることにより圧押則の折線領
域接続点が２の巾乗となる圧伸則ては、圧伸器内部にも
補正値１８を加える加算器１７が必要となり、論理構成
が複雑となる欠点がある。
反転しないで、そのまま加算器３に加える。一方、ＬＳ
Ｂ信号６はゲート５によつて閉じられ、加算器に加わわ
らないので、出力は入力信号と同じものが表われる。次
に極性ビットが゜゜１゛の場合、ラッチ４の出力は排他
的論理和ゲート２に加わり、入力信号を反転した信号（
ただしラッチ４は極性ビットの通過するタイミングでは
クリアするようになつているので極性ビットは反転しな
い。）を加算器３に入力する。さらに、ラッチ出力４は
ゲート５にも加わつて、これを開けるので、Ｉ−ＳＢ信
号６、すなわち１が加算器３に加わる。こうして、出力
には、負極性の信号を２の補数表示から極性振巾表示に
変換した信号が得られる。しかるに、負の最大値“゜１
００・・・・・・・・・０σ゛が入力されると、極性振
巾表示では存在しない符号を出力する。さらに、μ一則
のように一定補正値を加えることにより圧押則の折線領
域接続点が２の巾乗となる圧伸則ては、圧伸器内部にも
補正値１８を加える加算器１７が必要となり、論理構成
が複雑となる欠点がある。
１９は補正後のデータを格納するレジスタである。
第２図は本発明の一実施例を示す図である。
図中、第１図と同一番号は同一物を示している。本実施
例は論理演算型ディジタル圧伸器として、符号変換回路
の加算器と補正値加算器を兼用し、論理素子を減少した
ものである。２の補数表示のＰＣＭ信号がシフトレジス
タ１に加えられたとき、そのＰＣＭ信号が正極性のとき
は、ラッチ４の出力は“０゛となるのでゲート２４が開
き、入力に補正値１８が加えられてレジスタ１９に入力
される。
例は論理演算型ディジタル圧伸器として、符号変換回路
の加算器と補正値加算器を兼用し、論理素子を減少した
ものである。２の補数表示のＰＣＭ信号がシフトレジス
タ１に加えられたとき、そのＰＣＭ信号が正極性のとき
は、ラッチ４の出力は“０゛となるのでゲート２４が開
き、入力に補正値１８が加えられてレジスタ１９に入力
される。
したがつて第１の構成と同じ動作をする。
次に入力が負極性のときはラッチ４の出力ぱ゜１゛とな
り、ゲート２３が開き、ゲート２４は閉じる。ラッチ４
の出力“゜１゛が排他論理和ゲート２に加えられるので
、レジスタ１の出力は極性ビット以外はすべて反転され
、加算器２１に加えられる。したがつて、加算器２１の
出力は入力を符号変換してさらに補正値を加えたものと
等しくなる。なお、破線で包む部分は、２の補数表示の
ＰＣＭ信号を極性振巾表示のＰＣＭ信号に変える場合、
２の補数表示の負の最大値は他の場合と異なり誤りを生
じるから、これを補正するための回路部である。
り、ゲート２３が開き、ゲート２４は閉じる。ラッチ４
の出力“゜１゛が排他論理和ゲート２に加えられるので
、レジスタ１の出力は極性ビット以外はすべて反転され
、加算器２１に加えられる。したがつて、加算器２１の
出力は入力を符号変換してさらに補正値を加えたものと
等しくなる。なお、破線で包む部分は、２の補数表示の
ＰＣＭ信号を極性振巾表示のＰＣＭ信号に変える場合、
２の補数表示の負の最大値は他の場合と異なり誤りを生
じるから、これを補正するための回路部である。
すなわち、Ｎビットの２進数の負極性について、２の補
数表示と極性振巾表示の関係は第１表のようになる。
数表示と極性振巾表示の関係は第１表のようになる。
表から明らかなように２の補数表示を極性振巾表示に変
えるには、極性ビット以外の符号を反転し、ＬＳＢ（２
進最小桁）に１を加えればよいことになる。
えるには、極性ビット以外の符号を反転し、ＬＳＢ（２
進最小桁）に１を加えればよいことになる。
しかし、２の補数表示の負の最大値（１０００・・・
・・００）にはこの操作を行なつてもやはり１００・・
・・・・・００となるが、これに対応する極性振巾表示
の信号は存在しない。したがつて、論理演算型のディジ
タル圧伸器に２の補数表示の負の最大値を入力すると、
゜“−０゛を出力し、誤動作となる。しかるに、この誤
動作は負の最大値から負の最小値までの大きな誤りとな
るので、無視することはできない。そこで、第２図の破
線部は、入力符号が負の最大値である゛゜１００・・・
・・・・・・００゛であるときのみ反転ゲート７、論理
和ゲート８によつて、“６０゛を出力する。
・・００）にはこの操作を行なつてもやはり１００・・
・・・・・００となるが、これに対応する極性振巾表示
の信号は存在しない。したがつて、論理演算型のディジ
タル圧伸器に２の補数表示の負の最大値を入力すると、
゜“−０゛を出力し、誤動作となる。しかるに、この誤
動作は負の最大値から負の最小値までの大きな誤りとな
るので、無視することはできない。そこで、第２図の破
線部は、入力符号が負の最大値である゛゜１００・・・
・・・・・・００゛であるときのみ反転ゲート７、論理
和ゲート８によつて、“６０゛を出力する。
この出力はラッチ９で保持され、ゲート２３に加えられ
る。すなわち、入力符号が゜゜１００・・・・０゛のと
きは振巾が反転されるのみでＬＳＢに１が加わらない。
したがつて、出力には“１１１・・・・１１゛が表われ
る。これは極性振巾表示における負の最大値であり、誤
差としてはＬＳＢｌヒ［ツトの値のみである。これをデ
ィジタル圧縮器に入力しても前に述べたような大きな誤
差は生じない。なお、ディジタル圧伸器においては振巾
の大きい領域では広いレベルにわたつて、同一レベルに
圧縮される。
る。すなわち、入力符号が゜゜１００・・・・０゛のと
きは振巾が反転されるのみでＬＳＢに１が加わらない。
したがつて、出力には“１１１・・・・１１゛が表われ
る。これは極性振巾表示における負の最大値であり、誤
差としてはＬＳＢｌヒ［ツトの値のみである。これをデ
ィジタル圧縮器に入力しても前に述べたような大きな誤
差は生じない。なお、ディジタル圧伸器においては振巾
の大きい領域では広いレベルにわたつて、同一レベルに
圧縮される。
すなわち、ゲート８によつて全ビットを検出する必要は
なく、負の最大値に圧縮されるコードの上位ビットのみ
検出すれば十分である。この場合、第２図におけるゲー
ト８への入力として、シフトレジスタ１の下位ビットか
らの結線は不必要である。さて、上述の構成によつて、
加算器２１の出力としては極性振巾表示のＰＣＭ信号Ｙ
に定数羽が加算された信号となるから、前述の（３）式
より、２し＋５＋Ｍ×２Ｌ＋１の信号をレジスタ１９に
加えると、図示のように右から、Ｌ＋２、Ｌ＋３、Ｌ＋
４、Ｌ＋５番目にＭを表わすｍ１、Ｍ２、Ｊ，．ｍ，の
ビットが表われ、Ｌ＋６番目に゜“１゛が現われる。
なく、負の最大値に圧縮されるコードの上位ビットのみ
検出すれば十分である。この場合、第２図におけるゲー
ト８への入力として、シフトレジスタ１の下位ビットか
らの結線は不必要である。さて、上述の構成によつて、
加算器２１の出力としては極性振巾表示のＰＣＭ信号Ｙ
に定数羽が加算された信号となるから、前述の（３）式
より、２し＋５＋Ｍ×２Ｌ＋１の信号をレジスタ１９に
加えると、図示のように右から、Ｌ＋２、Ｌ＋３、Ｌ＋
４、Ｌ＋５番目にＭを表わすｍ１、Ｍ２、Ｊ，．ｍ，の
ビットが表われ、Ｌ＋６番目に゜“１゛が現われる。
これらを、上記（２）式の関係を用いて処理回路１９″
で処理することによつてμ則の圧！ＩｆｆＰＣＭ信号が
得られる。レジスタ１９と処理回路１９″による圧縮器
の構成は一般によく知られているので説明を省く。次に
ディジタル伸張器に本発明を適用した実施例を示す。
で処理することによつてμ則の圧！ＩｆｆＰＣＭ信号が
得られる。レジスタ１９と処理回路１９″による圧縮器
の構成は一般によく知られているので説明を省く。次に
ディジタル伸張器に本発明を適用した実施例を示す。
それに先立ち、従来例を第３図に示す。図において１〜
６は第１図と同様の符号変換回路で対応する要素には同
じ番号を付している。３１は伸張器内部のデータレジス
タ、３２は加算器、３３は補正値記号である。
６は第１図と同様の符号変換回路で対応する要素には同
じ番号を付している。３１は伸張器内部のデータレジス
タ、３２は加算器、３３は補正値記号である。
伸張器入力は極性振巾表示であるので符号変換回路はこ
れを２の補数表示に変換する。図かられかるように従来
の方法では構成論理素子が多い。これに本発明を適用す
ると第４図のようになる。図において２，４，３１，３
３は第３図と同じ構成要素を示す。４１は加算器、４２
は論理和ゲート、４３，４４は論理積ゲート、４５は反
転ゲート、４６は補正値の符号を反転した信号とｕ迅の
１を加えた信号である。
れを２の補数表示に変換する。図かられかるように従来
の方法では構成論理素子が多い。これに本発明を適用す
ると第４図のようになる。図において２，４，３１，３
３は第３図と同じ構成要素を示す。４１は加算器、４２
は論理和ゲート、４３，４４は論理積ゲート、４５は反
転ゲート、４６は補正値の符号を反転した信号とｕ迅の
１を加えた信号である。
図においてレジスタ３１に保持されたデータの極性ビッ
トがラッチ４に保持される。データが正極性のときは、
ラッチ４の出力は“゜０゛となる゛ので、ゲート４４が
開き、データに補正値３３が加えられて出力される。し
たがつて第３図と動作は同じである。次にデータが負極
性のときは、ラッチ４の出力ぱ“１゛となるので、排他
論理和ゲート２によつてデータの極性ビット以外はすべ
て反転される。同時にゲート４３が開くので、補正値の
符号を反転した信号とＬ！５Ｂが加算されて出力される
。すなわち、このとき、出力データは２の補数表示にお
いて、補正値を減算したものとなる。すなわち、負極性
領域で、振巾値に補正値を加算したものに等しい。これ
は第３図と同じ動作である。こうして、従来法に較べて
、加算器を兼用した構成を得ることができる。さらに、
符号変換回路におけるシフトレジスタも省略することが
でき、構成要素の減少効果は著しい。
トがラッチ４に保持される。データが正極性のときは、
ラッチ４の出力は“゜０゛となる゛ので、ゲート４４が
開き、データに補正値３３が加えられて出力される。し
たがつて第３図と動作は同じである。次にデータが負極
性のときは、ラッチ４の出力ぱ“１゛となるので、排他
論理和ゲート２によつてデータの極性ビット以外はすべ
て反転される。同時にゲート４３が開くので、補正値の
符号を反転した信号とＬ！５Ｂが加算されて出力される
。すなわち、このとき、出力データは２の補数表示にお
いて、補正値を減算したものとなる。すなわち、負極性
領域で、振巾値に補正値を加算したものに等しい。これ
は第３図と同じ動作である。こうして、従来法に較べて
、加算器を兼用した構成を得ることができる。さらに、
符号変換回路におけるシフトレジスタも省略することが
でき、構成要素の減少効果は著しい。
第１図、第３図は従来の論理演算型ディジタル圧伸器を
示す図、第２図、第４図は本発明の一実施例を示す図で
ある。 １：シフトレジスタ、４：極性ビット用ラッチ、６：Ｌ
ＳＢのみ１となる信号源、９：ラツチ、１９：レジスタ
、１９″：処理回路。
示す図、第２図、第４図は本発明の一実施例を示す図で
ある。 １：シフトレジスタ、４：極性ビット用ラッチ、６：Ｌ
ＳＢのみ１となる信号源、９：ラツチ、１９：レジスタ
、１９″：処理回路。
Claims (1)
- 【特許請求の範囲】 １ 直列出力形のディジタル記憶手段と、該ディジタル
記憶手段の極性ビット信号が入力される保持手段と、上
記ディジタル記憶手段の直列出力ディジタル信号を上記
保持手段の出力に応じて反転する手段と、該反転手段の
出力を一方の入力とする加算手段を有する論理演算型デ
ィジタル圧伸器において、上記加算手段の他方の入力に
、上記保持手段の内容に応じて、補正値、又は補正値と
２進最小桁の“１”の和を入力する論理手段を付加した
論理演算型ディジタル圧伸器。 ２ 上記ディジタル記憶手段がシフトレジスタであり、
上記反転手段が排他的論理和回路である特許請求の範囲
第１項記載の論理演算型ディジタル圧伸器。 ３ 上記論理手段が２つの論理積手段と該論理積手段の
出力が入力され、その出力が上記加算手段１の上記論理
積手段に上記保持手段の出力と、上記補正値と２進最小
桁の和とを入力し、第２の上記論理積手段に上記保持手
段の出力の反転信号と上記補正値とを入力する特許請求
の範囲第２項記載の論理演算型ディジタル圧伸器。 ４ 上記シフトレジスタの極性ビットの反転信号と所定
の上位ビットの信号が入力される論理和回路と、該論理
和回路の出力を保持する第２の保持手段とを有し、該第
２の保持手段の出力を上記第１の論理積手段に入力した
特許請求の範囲第３項記載の論理演算型ディジタル圧伸
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10272578A JPS6057774B2 (ja) | 1978-08-25 | 1978-08-25 | 論理演算型ディジタル圧伸器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10272578A JPS6057774B2 (ja) | 1978-08-25 | 1978-08-25 | 論理演算型ディジタル圧伸器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5530212A JPS5530212A (en) | 1980-03-04 |
| JPS6057774B2 true JPS6057774B2 (ja) | 1985-12-17 |
Family
ID=14335232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10272578A Expired JPS6057774B2 (ja) | 1978-08-25 | 1978-08-25 | 論理演算型ディジタル圧伸器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057774B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0614465U (ja) * | 1992-07-30 | 1994-02-25 | 株式会社ゼクセル | 燃料噴射ポンプ |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58207631A (ja) * | 1982-05-28 | 1983-12-03 | Toshiba Corp | レジスト塗布方法 |
| JPS59206081A (ja) * | 1983-05-10 | 1984-11-21 | Toshiba Ii M I Kk | 紫外線硬化型樹脂の硬化方法 |
| JPS60115224A (ja) * | 1983-11-28 | 1985-06-21 | Fuji Xerox Co Ltd | レジスト塗布方法 |
| JPS60123031A (ja) * | 1983-12-08 | 1985-07-01 | Hoya Corp | レジスト塗布方法 |
| US4875044A (en) * | 1986-12-09 | 1989-10-17 | Sony Corporation | Digital limiting circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS419527Y1 (ja) * | 1964-03-04 | 1966-05-09 | ||
| JPS4934237Y1 (ja) * | 1970-07-14 | 1974-09-17 |
-
1978
- 1978-08-25 JP JP10272578A patent/JPS6057774B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0614465U (ja) * | 1992-07-30 | 1994-02-25 | 株式会社ゼクセル | 燃料噴射ポンプ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5530212A (en) | 1980-03-04 |
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