JP2559780B2 - 対数演算回路装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は対数演算回路装置に関する。

［従来の技術］ 従来、例えば音声信号の符号化の処理回路において量
子化雑音を減少させるために、非直線符号化回路を備え
ている。この非直線符号化回路においては、μlog変換
を用いたμ圧伸の方法が広く用いられている。

このμ圧伸の方法では、例えば８ビットの音声データ
ｘをμlog変換しデータ圧縮した８ビットの音声データ
ｙを得る場合、次の変換式が用いられる。

ｙ＝Ａ・ln（ｘ＋１） ……（１） ここで、Ａ＝225/ln（225＋１） ……（２） であり、上記（１）式を折れ線近似した近似式は、公知
の通り次式で与えられる。

ｙ＝Ａ｛2⁵・ｎ＋2^5-n（ｘ＋１−2ⁿ）｝ ……（３） 上記（３）式におけるｎは、変換される８ビットの音
声データｘに対して次式の不等式を満足する整数値であ
る。

2ⁿ≦ｘ＋１＜2ⁿ⁺¹ ……（４） 従来の方法では、まず、変換される０から255までの
整数の音声データｘに対して上記（４）式を満足する整
数値ｎを求めた後、整数値ｎ及びｘを上記（３）式に代
入して、μlog変換されてデータ圧縮された音声データ
ｙを得る。ここで、（３）式の右辺の計算の結果、
（３）式の右辺の値が255を超えたとき、上記音声デー
タｙを225とし、また、（３）式の右辺の値が少数点以
下の値を有する場合、少数点以下を切り捨てるという条
件を用いて、整数値の音声データy1を求めている。

［発明が解決しようとする問題点］ 上述のμlog変換の方法を用いて、０から255までの整
数の音声データｘに対してデータ圧縮の処理を行った場
合、（１）式で得られる値ｙと、（３）式を用いて上述
の条件で計算した整数値y1との誤差ｅ＝y1−ｙの絶対値
|e|の平均値が第１表に示すように1.325となり、比較的
大きな誤差が生じる。

ここで、上記誤差ｅの絶対値|e|の平均値は次のよう
にして求められる。すなわち、０から255までの整数の
音声データｘに対してそれぞれ、（１）式で得られる値
ｙと、（３）式を用いて上述の条件で計算した整数値y1
と、y1からｙを減算した値である誤差ｅと、該誤差の絶
対値|e|とを求めた後、各整数の音声データｘに対する
誤差の絶対値|e|をすべて加算して、該加算値を256で除
算し、これによって、上記誤差ｅの絶対値の平均値を得
る。

本発明の目的は以上の問題点を解決し、もとの対数変
換式（１）を用いて得られるｙ値と、折れ線近似の近似
式（３）を用いて得られるy1値との誤差を、従来例に比
較して減少させることができ、しかも乗算器を用いず回
路を小型化することができる対数演算回路装置を提供す
ることにある。

［問題点を解決するための手段］ 本発明に係る対数演算回路装置は、入力される入力デ
ータを、入力されるクロック毎にシフトすることにより
２のべき乗の演算を行うシフトレジスタを備え、２のべ
き乗の演算を含む折れ線近似の近似式を用いて入力デー
タに対する対数演算を行う第１の演算回路と、 上記第１の演算回路から出力される対数演算値の少数
点以下を切り上げて、上記対数演算値の整数データを演
算する第２の演算回路とを備えたことを特徴とする。

［作用］ 以上のように構成することにより、上記第１の演算回
路は、入力される入力データを、入力されるクロック毎
にシフトすることにより２のべき乗の演算を行うシフト
レジスタを備え、２のべき乗の演算を含む折れ線近似の
近似式を用いて入力データに対する対数演算を行う。次
いで、上記第２の演算回路は、上記第１の演算回路から
出力される対数演算値の少数点以下を切り上げて、上記
対数演算値の整数データを演算する。

［実施例］ 第２図は本発明の一実施例である音声認識装置のため
の音声信号処理回路のブロック図であり、第１図は第２
図の対数変換回路８の回路図である。

本実施例の対数変換回路８は、８ビットの音声データ
ｘをμlog変換してデータ圧縮し、８ビットの音声デー
タy1を得るための回路であって、（３）式の右辺の計算
の結果、（３）式の右辺の値が255を超えたとき、上記
音声データｙを255とし、また、右辺の値が少数点以下
の値を有する場合、少数点以下を切り上げるという条件
を用いて、整数値の音声データy1を求めることを特徴と
している。

第２図において、マイクロフォン１に入力された音声
は音声信号に変換された後、増幅器２、8kHzのカットオ
フ周波数を有する低域通過フィルタ（以下、LPFとい
う。）３、並びに、プリエンファシス及び自動利得制御
（以下、AGCという。）回路４を介して、帯域通過フィ
ルタ（以下、BPFという。）５に入力される。BPF5は、
入力された音声信号を例えば16帯域の信号に分割した
後、アナログ／デジタル変換（以下、A/D変換とい
う。）回路６に出力する。A/D変換回路６は、入力され
た音声信号を８ビットの音声データに変換した後、ラン
ダムアクセスメモリ（以下、RAMという。）７に出力す
る。音声データはRAM7において一時格納された後対数変
換回路８に出力され、対数変換回路８においてμlog変
換がなされてデータ圧縮される。対数変換回路８から出
力されるデータ圧縮された８ビットの音声データは、公
知の最小２乗近似回路（LSFL）９及び16ビットの２進コ
ードに変換するバイナリ変換回路10を介して、データ出
力端子11に出力される。これによって、音声認識を行な
う基礎データである音声データが得られる。

第３図は第１図の対数変換回路８の動作を示すフロー
チャートである。

第３図において、まず、ステップ＃１において、入力
された音声データｘを10進数で表した値（以下、同様と
する。）が248を超えているか否かが判断され、248を超
えているときステップ＃２に進み、一方、248を超えて
いないときステップ＃３に進む。ここで、ステップ＃１
におけるしきい値である248は、上記（３）式を用いて
得られるｙが255を超えない最大の整数値である。

ステップ＃２において、音声データｘが最大値の248
とされた後、ステップ＃３において、圧伸定数Ａを255
とするとともに整数値Ｎを０とする。次いで、ステップ
＃４において、Ａ＋32Nの演算を行い、演算結果をデー
タＢとした後、ステップ＃５において、データｘが128
以上であるか否かが判別され、これによって、データｘ
の最上位のビットが“1"であるか否かが判別される。ス
テップ＃５において、データｘが128以上であるとき、
ステップ＃７に進み、一方、128未満のとき、ステップ
＃６に進んで、Ｎ＋１をデータＮとするとともに2x＋１
をデータｘとした後、ステップ＃４に進む。

ステップ＃７において、データｘを４で除算した値、
すなわちx/4の値を求め、該演算値x/4の少数点以下を切
り捨てて、x/4の整数値をデータｕとした後、ステップ
＃８においてデータｕの反転を演算し、該演算値を
データｖとする。さらにステップ＃９において、Ｂ＋ｖ
の演算を行い、該演算値をｗとした後、ステップ＃10に
おいて、データｗの反転を演算し、該演算値を、デ
ータｘのμlog変換された整数データy1とし、これによ
って、上記対数変換の処理が終了する。

以上の処理のステップ＃７において、x/4の演算を行
って、該演算値x/4の少数点以下を切り捨てた後、ステ
ップ＃８において該演算結果のデータx/4の整数値に対
してデータ反転の処理を行っているので、全体の処理と
しては、上記（３）式の右辺の演算結果を切り上げて処
理を行っていることになる。

次に、第１の対数変換回路８の構成及び動作について
説明する。

第１図において、所定の動作クロック周波数を有する
クロック信号CKが信号入力端子SI1を介して対数変換回
路８に入力され、該クロック信号CKが、遅延型フリップ
フロップFFのクロック入力端子CK、並びにオアゲートOR
1の第１の入力端子に入力されるとともに、インバータI
NV1を介して、シフトレジスタSR1及びSR2のクロック入
力端子CKに入力される。従って、シフトレジスタSR1及
びSR2は反転クロック信号に応答して動作する。

クリア信号CLは、１回の演算の開始時にＨレベルのパ
ルスとして信号入力端子SI2を介して対数変換回路８に
入力され、該クリア信号CLは、フリップフロップFFのク
リア入力端子CL並びにラッチ回路LAのクリア入力端子CL
に入力されるとともに、インバータINV2を介してシフト
レジスタSR1及びSR2の各モード入力端子MODEに入力され
る。上記フリップフロップFFの動作端子OPREは＋5Vであ
る直流電源Vccに接続されて常に動作状態にされる。フ
リップフロップFFのＱ出力端子は、オアゲートOR1の第
２の入力端子に接続されるとともに、オアゲートOR2の
第２の入力端子に接続される。該オアゲートOR2の第１
の入力端子はシフトレジスタSR1のQd出力端子に接続さ
れる。該オアゲートOR2の出力端子は、フリップフロッ
プFFのセット端子Ｓに接続される。

従って、Ｈレベルのパルスであるクリア信号CLが入力
されたとき、フリップフロップFF、並びにラッチ回路LA
がリセットされ、一方、クリア信号CLがＬレベルである
とき、シフトレジスタSR1及びSR2が動作状態となる。

８ビットb0ないしb7を有する入力データｘはデータ入
力端子DI0ないしDI7を介して、シフトレジスタSR2のＡ
及びＢ入力端子、アンドゲートANDの第２の入力端子、
シフトレジスタSR2のＤ入力端子、並びに、シフトレジ
スタSR1のＡないしＤ入力端子に入力される。また、入
力データｘの上位５ビットb3ないしb7は、８個の入力端
子を有するナンドゲートNANDの各入力端子に入力され
る。ナンドゲートNANDの他の３個の入力端子は、直流電
源Vccに接続される。

ここで、ナンドゲートNANDは上記ステップ＃１の処理
を行い、入力データｘが248以上であるとき、すなわち
上位５ビットがすべて“1"であるとき、Ｌレベルの信号
をアンドゲートANDの第１の入力端子に出力してアンド
ゲートANDをディスエーブルし、入力データｘのうちビ
ットb2の信号がシフトレジスタSR2のＣ入力端子に出力
されない。これによって、データｘが248にセットさ
れ、ステップ＃２における処理が行なわれる。

一方、入力データｘが248未満のとき、すなわち上位
５ビットがすべて“1"にならないとき、ナンドゲートNA
NDはＨレベルの信号をアンドゲートANDの第１の入力端
子に出力する。これによって、データ入力端子DI2に入
力されるビットb2の信号が、アンドゲートANDの第１の
入力端子を介してシフトレジスタSR2のＦ入力端子に入
力される。

次いで、シフトレジスタSR1はステップ＃１及び２の
処理後のデータｘの上位４ビットb7ないしb4をラッチ
し、シフトレジスタSR2は上記データｘの下位４ビットb
3ないしb0をラッチした後、上位４ビットb7ないしb4は
シフトレジスタSR1のQdないしQa出力端子から出力さ
れ、また、下位４ビットb3ないしb0はシフトレジスタSR
2のQdないしQa出力端子から出力される。ここで、シフ
トレジスタSR2のQd出力端子から出力される信号は、シ
フトレジスタSR1の桁上げ信号入力端子SERに桁上げ信号
として入力され、上記ステップ＃１及び２の処理後のデ
ータｘに対して桁上げ処理を行なわれる。

シフトレジスタSR1のQd出力端子から出力される信号
は、データｘの最上位のビットの信号として、オアゲー
トOR2の第１の入力端子を介してフリップフロップFFの
セット端子Ｓに出力されるとともに、インバータINV3を
介してノアゲートNOR1の第１の入力端子及び加算器AD1
のB2入力端子に出力される。ここで、シフトレジスタSR
1のQd出力端子から出力される信号がＨレベル、すなわ
ちステップ＃１及び２の処理後のデータｘの最上位ビッ
ト“1"であるとき該データｘは128以上であり、一方、
シフトレジスタSR1のQd出力端子から出力される信号が
Ｌレベル、すなわちステップ＃１及び２の処理後のデー
タｘの最上位ビットが“0"であるとき該データｘは128
未満である。従って、ステップ＃５における、該データ
ｘが128以上であるか否かの判別が、シフトレジスタSR1
のQd端子から出力される信号のレベルを判別することに
よって行なわれる。

ここで、シフトレジスタSR1のQd出力端子から出力さ
れる信号がＬレベルであるとき、第３図に示すように、
ステップ＃４からステップ＃６までのループ処理が行な
われ、一方、シフトレジスタSR1のQd出力端子から出力
される信号がＨレベルであるとき、第３図に示すよう
に、ステップ＃７からステップ＃10までのループ処理が
行なわれる。

シフトレジスタSR1のQd出力端子から出力される信号
は、インバータINV3介してノアゲートNOR1ないし５の各
第１の入力端子に入力されるとともに、加算器AD1のB2
入力端子に入力される。また、シフトレジスタSR1のQc
ないしQa出力端子並びにシフトレジスタSR2のQd及びQc
出力端子から出力される５ビットの信号はそれぞれ、ノ
アゲートNOR1ないしNOR5の各第２の入力端子に入力され
る。さらに、ノアゲートNOR1ないしNOR5の出力端子はそ
れぞれ、加算器AD1のB1入力端子及び加算器AD2のB4ない
しB1入力端子に接続される。ここで、加算器AD1のB4及
びB3入力端子はともにアースに接続されるとともに、加
算器AD2のC4桁上げ信号出力端子は、加算器AD1のC0桁上
げ信号入力端子に接続される。

加算器AD1及びAD2はそれぞれ、A1ないしA4入力端子に
入力される４ビットのデータとB1ないしB4入力端子に入
力される４ビットのデータを加算して、加算結果のデー
タをS1ないしS4出力端子に出力する。ここで、加算器AD
1及びAD2は、ステップ＃４から６までのループ処理時に
ステップ＃４の加算演算を行うとともに、ステップ＃９
の加算演算処理を行う。ここで、加算器AD1は上位４ビ
ットの加算を行い、一方、加算器AD2は下位４ビットの
加算を行う。加算器AD1のS4ないしS1出力端子及び加算
器AD2のS4ないしS1出力端子から出力される８ビットの
信号は、インバータINV17ないしINV10並びにラッチ回路
LAを介してデータ出力端子DO7ないしDO0に出力されると
ともに、さらに、インバータINV27ないし20を介して、
加算器AD1のA4ないしA1入力端子及び加算器AD2のA4ない
しA1入力端子に出力される。

この対数演算開始時においては、ラッチ回路LAのクリ
ア入力端子にＨレベルのパルスであるクリア信号が入力
されるので、ラッチ回路LAの8Qないし1Q出力端子からす
べてＬレベルの８ビットの信号が出力され、インバータ
INV27ないし20を介して加算器AD1のA4ないしA1入力端子
及び加算器AD2のA4ないしA1入力端子に入力される。従
って、すべてＨレベルの８ビットの信号が、加算器AD1
のA4ないしA1入力端子及び加算器AD2のA4ないしA1入力
端子に入力され、これによって、定数Ａに255をセット
するステップ＃３の処理が行なわれる。ここで、演算開
始時であるＮ＝０においては、定数Ａのセットを行うス
テップ＃４の処理が行なわれる。

シフトレジスタSR1のQd出力端子から出力される信号
がＬレベルであるとき、第３図に示すように、ステップ
＃４からステップ＃６までのループ処理が行なわれる。
このとき、シフトレジスタSR1のQd出力端子から出力さ
れるＬレベルの信号が、オアゲートOR2の第１の入力端
子を介してフリップフロップFFのセット端子Ｓに入力さ
れる。このとき、フリップフロップFFはセットされない
ので、フリップフロップFFのＱ出力端子はＬレベルとな
っている。従って、信号入力端子SI1に入力されるクロ
ック信号CKが、オアゲートOR1の第１の入力端子を介し
てラッチ回路LAのクロック入力端子CKに入力され、これ
によってラッチ回路LAは入力端子8Dないし1Dに入力され
るデータをラッチして、該データを8Qないし1Q出力端子
からデータ出力端子DO7ないしDO0に出力するとともに、
インバータINV27ないしINV20を介して加算器AD1のA4な
いしA1入力端子並びに加算器AD2のA4ないしA1入力端子
に出力する。

一方、シフトレジスタSR1のQd出力端子からＬレベル
の信号が、インバータINV3を介して加算器AD1のB2入力
端子に入力されるとともに、ノアゲートNOR1ないしNOR5
の各第１の入力端子に入力されるので、ノアゲートNOR1
ないしNOR5はディスエーブルされて、加算器AD1のB1入
力端子及び加算器AD2のB4ないしB1入力端子にすべてＬ
レベルの信号が入力されるとともに、加算器AD1のB2入
力端子にＨレベルの信号が入力される。これによって、
ステップ＃４における加算数32の設定が行なわれ、ステ
ップ＃４から６までのループ処理が行なわれる毎にステ
ップ＃４の処理が行なわれる。

一方、シフトレジスタSR2の桁上げ信号入力端子SER
は、直流電源Vccに接続されてＨレベルとなっているの
で、シフトレジスタSR2にクロック信号CKが入力される
毎に、ステップ＃６における2x＋１の演算処理が行なわ
れる。

上記ループ処理中のデータｘはシフトレジスタSR1及
びSR2から上述のように出力され、シフトレジスタSR1の
Qd出力端子から出力される最上位ビットのみがモニタさ
れる。ステップ＃５において、データｘが128以上とな
ったとき、すなわち、シフトレジスタSR1のQd出力端子
がＨレベルとなったとき、該Ｈレベルの信号がインバー
タINV3を介してノアゲートNOR1ないしNOR5の各第１の入
力端子に入力されるので、シフトレジスタSR1のQdない
しQa出力端子及びシフトレジスタSR2のQd及びQc出力端
子から出力される６ビットのデータが、データｘとし
て、インバータINV3並びにノアゲートNOR1ないしNOR5を
介して加算器AD1のB2及びB1入力端子並びに加算器AD2の
B4ないしB1入力端子に入力される。

ここで、ステップ＃７で用いる上記データｘは、シフ
トレジスタSR1のQdないしQa出力端子から出力される上
位４ビットとシフトレジスタSR2のQd及びQc出力端子か
ら出力される２ビットの計６ビットのデータであって、
シフトレジスタS2のQa及びQb出力端子が第１図に示すよ
うに開放状態とされ、シフトレジスタSR2のQa及びQb出
力端子から出力される下位２ビットのデータを用いてい
ない。これによって、少数点以下を切り捨てるという条
件で、除数４の除算演算を行うステップ＃７の処理を行
っている。

また、上述のように、シフトレジスタSR1のQdないしQ
a出力端子から出力される上位４ビットとシフトレジス
タSR2のQd及びQc出力端子から出力される２ビットの計
６ビットのデータが、インバータINV3及びノアゲートNO
R1ないしNOR5を介して、加算器AD1のB2及びB1入力端子
並びに加算器AD2のB4ないしB1入力端子に入力されるこ
とによって、ステップ＃８におけるデータの反転処理が
行なわれる。

次いで、ステップ＃９の加算処理が加算器AD1及びAD2
によって行なわれた後、加算結果の８ビットのデータｗ
がステップ＃10の反転処理を行うインバータINV17ない
しINV10を介してラッチ回路LAに出力される。

一方、シフトレジスタSR1のQd出力端子から出力され
るＨレベルの信号が、オアゲートOR2の第１の入力端子
を介してフリップフロップFFのセット端子Ｓに入力さ
れ、これによって、フリップフロップFFがセットされ
る。これに応答してフリップフロップFFは、Ｈレベルの
信号をＱ出力端子からオアゲートOR2の第２の入力端子
を介してフリップフロップFFのセット入力端子Ｓに出力
して、フリップフロップFFのＱ出力端子をＨレベルに固
定する。このとき、フリップフロップFFのＱ出力端子か
ら出力されるＨレベルの信号は、オアゲートOR1の第２
の入力端子を介してラッチ回路LAのクロック入力端子CK
に入力される。このとき、ラッチ回路LAは、加算器AD1
及びAD2からインバータINV17ないしINV10を介してラッ
チ回路LAの8Dないし1D入力端子に入力されるデータｙを
ラッチした後、該データｙを8Qないし1Q出力端子からデ
ータ出力端子DO7ないしDO0に出力する。

以上の動作によって、第３図の対数変換の処理が終了
する。なお、上述のように、シフトレジスタSR2のQa及
びQb出力端子が開放状態とされているので、ステップ＃
７においてx/4の演算を行った後該演算値x/4の少数点以
下を切り捨てて整数データを得ているが、ステップ＃８
において該演算結果のデータx/4の整数値に対してデー
タ反転の処理を行っているので、全体の処理としては、
上記（３）式の演算結果の少数点以下を切り上げて演算
処理を行っていることになる。

なお、第１図の好ましい実施例においては、シフトレ
ジスタSR1及びSR2は74LS95B型集積回路、フリップフロ
ップFFは74LS74A型集積回路、加算器AD1及びAD2は7483A
型集積回路、ラッチ回路LAは74273型集積回路である。

本発明者のシミュレーションによれば、０から255ま
での音声データｘに対して上記対数変換回路８の回路構
成データ圧縮の処理を行って得られた整数値ｙと、
（１）式で得られる値ｙとの誤差の平均は、第２表の通
り1.000となる。従って、（３）式の右辺の演算結果の
少数点以下を切り捨てるという条件を用いて行う従来の
方法を用いた場合に比較して、大幅に上述の誤差を減少
させることができる。

以上の実施例において、折れ線近似の近似式（３）の
右辺の値が少数点以下の値を有する場合、少数点以下を
切り上げるという条件を用いて、整数値のデータｙを求
めているが、これに限らず、折れ線近似の近似式（３）
の右辺の値が少数点以下の値を有する場合、少数点以下
を四捨五入するか、もしくは少数点以下第１位が０であ
る場合を除いて、少数点以下の値に応じて切り上げ又は
切り捨てるという条件を用いて整数値のデータｙを求め
るようにしてもよい。この場合においても、従来の方法
に比較して上述の誤差を減少させることができるという
利点がある。

以上の実施例においては、音声認識装置のための対数
変換回路について説明しているが、これに限らず、本発
明は、音声信号を符号化する伝送装置、もしくは所定ビ
ットのデータの対数演算を行う演算装置などに広く適用
することができる。

［発明の効果］ 以上詳述したように本発明によれば、入力される入力
データを、入力されるクロック毎にシフトすることによ
り２のべき乗の演算を行うシフトレジスタを備え、２の
べき乗の演算を含む折れ線近似の近似式を用いて入力デ
ータに対する対数演算を行った後、対数演算値の少数点
以下を切り上げて、上記対数演算値の整数データを演算
するので、従来の方法を用いて得た対数演算値の整数デ
ータを得る場合に比較して、上記対数変換式（１）を用
いて演算した値と上記対数演算値の整数データとの誤差
を大幅に減少させることができる。また、乗算器を用い
ず、シフトレジスタを用いて対数演算するので、当該対
数演算回路装置を従来に比較して小型化することができ
るという利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例である対数変換回路の回路
図、 第２図は第１図の対数変換回路を用いた音声認識装置の
ための音声信号処理回路のブロック図、 第３図は第１図の対数変換回路の動作を示すフローチャ
ートである。 ８……対数変換回路、 SR1,SR2……シフトレジスタ、 FF……フリップフロップ、 AD1,AD2……加算器、 LA……ラッチ回路、 INV1ないしINV3,INV10ないしINV17,INV20ないしINV27…
…インバータ、 AND……アンドゲート、 NAND……ナンドゲート、 OR1,OR2……オアゲート、 NOR1ないしNOR5……ノアゲート。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】入力される入力データを、入力されるクロ
   ック毎にシフトすることにより２のべき乗の演算を行う
   シフトレジスタを備え、２のべき乗の演算を含む折れ線
   近似の近似式を用いて入力データに対する対数演算を行
   う第１の演算回路と、 上記第１の演算回路から出力される対数演算値の少数点
   以下を切り上げて、上記対数演算値の整数データを演算
   する第２の演算回路とを備えたことを特徴とする対数演
   算回路装置。