JPS58121844A - 信号圧縮伸長器 - Google Patents
信号圧縮伸長器Info
- Publication number
- JPS58121844A JPS58121844A JP405882A JP405882A JPS58121844A JP S58121844 A JPS58121844 A JP S58121844A JP 405882 A JP405882 A JP 405882A JP 405882 A JP405882 A JP 405882A JP S58121844 A JPS58121844 A JP S58121844A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- polarity
- bits
- mantissa
- msb
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/50—Conversion to or from non-linear codes, e.g. companding
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はアナログ信号のデジタル伝送を折線圧縮伸長特
性をもった非直線符号化により行なうように構成した信
号圧縮伸長器に関するものであり、その目的とするとこ
ろは伝送ビット数を増加させることなく折線セグメント
内の一様量子化ビット数を増加させることによシ分解能
を向上させることができる信号圧縮伸長器を提供するこ
とにある。
性をもった非直線符号化により行なうように構成した信
号圧縮伸長器に関するものであり、その目的とするとこ
ろは伝送ビット数を増加させることなく折線セグメント
内の一様量子化ビット数を増加させることによシ分解能
を向上させることができる信号圧縮伸長器を提供するこ
とにある。
一般に、アナログ信号のデジタル伝送を折線圧縮伸長特
性をもった非直線符号化によシ行なう信号圧縮伸長器は
、第１図に示すように構成されていた。第１図において
、１はラッチ回路、２はシフトレジスタ１．３はバイナ
リカウンタ、４はラッチ回路、６は不一致回路（エクス
ルーシブオア回路）、６はアンド回路である。第１図は
１２ビツトで表わされたデータを８ビツトに圧縮するよ
うに構成されている。このような信号圧縮伸長器は、ラ
ッチ回路１にデータのＭＳＢを、シフトレジスタ２にそ
の他のデータをそれぞれ送り、ロードすると同時にバイ
ナリカウンタ３をリセットする。
性をもった非直線符号化によシ行なう信号圧縮伸長器は
、第１図に示すように構成されていた。第１図において
、１はラッチ回路、２はシフトレジスタ１．３はバイナ
リカウンタ、４はラッチ回路、６は不一致回路（エクス
ルーシブオア回路）、６はアンド回路である。第１図は
１２ビツトで表わされたデータを８ビツトに圧縮するよ
うに構成されている。このような信号圧縮伸長器は、ラ
ッチ回路１にデータのＭＳＢを、シフトレジスタ２にそ
の他のデータをそれぞれ送り、ロードすると同時にバイ
ナリカウンタ３をリセットする。
その後シフトレジスタ２のデータをクロックパルスによ
り左ヘシフトし、ラッチ回路１の出力とシフトレジスタ
２のＭＳＢであるＤｌの出力を不一致３、−２ ・ 回路６により比較する。この場合、入力である１２ビツ
トのデータがコンプリメンタリオフセットバイナリで表
わされておシ、さらにデータが両極性であればＭＳＢは
極性を表わしている。シフトレジスタ２のＤＩからの出
力とＭＳＢが一致した時、バイナリカウンタ３の表わし
ている値ｎは入力で゛ある１２ビツトデータの極性ビッ
トを除く上位ｎ＋１ビットからデータが発生していると
いう事を示していると同時に不一致回路５の出力をアン
ド回路６に加えることによシクロツクパルスにゲートが
かけられていることから、シフトレジスタ２によるシフ
ト回数をも示している。この事から、シフトレジスタ２
のＤＩ ｓ Ｄ２ ＊ Ｄ３ ＃ ”４の出力を仮数部
、バイナリカウンタ３の出力を指数部とすれば、ラッチ
回路４の出力は、仮数部４ビツト、極性ビット１ビツト
、指数部３ビツトの合計８ビツトであり、入力の１２ビ
ツトデータが８ピツトで１ 表現されてい
る。ここで、指数部とは折線セグメント番号を表わす部
分であり、仮数部は任意の折線セグメントにおける一様
量子化ビット数である。
り左ヘシフトし、ラッチ回路１の出力とシフトレジスタ
２のＭＳＢであるＤｌの出力を不一致３、−２ ・ 回路６により比較する。この場合、入力である１２ビツ
トのデータがコンプリメンタリオフセットバイナリで表
わされておシ、さらにデータが両極性であればＭＳＢは
極性を表わしている。シフトレジスタ２のＤＩからの出
力とＭＳＢが一致した時、バイナリカウンタ３の表わし
ている値ｎは入力で゛ある１２ビツトデータの極性ビッ
トを除く上位ｎ＋１ビットからデータが発生していると
いう事を示していると同時に不一致回路５の出力をアン
ド回路６に加えることによシクロツクパルスにゲートが
かけられていることから、シフトレジスタ２によるシフ
ト回数をも示している。この事から、シフトレジスタ２
のＤＩ ｓ Ｄ２ ＊ Ｄ３ ＃ ”４の出力を仮数部
、バイナリカウンタ３の出力を指数部とすれば、ラッチ
回路４の出力は、仮数部４ビツト、極性ビット１ビツト
、指数部３ビツトの合計８ビツトであり、入力の１２ビ
ツトデータが８ピツトで１ 表現されてい
る。ここで、指数部とは折線セグメント番号を表わす部
分であり、仮数部は任意の折線セグメントにおける一様
量子化ビット数である。
この事から、従来の信号圧縮伸長器においては、極性ビ
ット、仮数部、指数部から構成されたデータを伝送し、
それを伸長していたことがわかる。
ット、仮数部、指数部から構成されたデータを伝送し、
それを伸長していたことがわかる。
しかしながら、上述した従来の信号圧縮伸長器において
は仮数部のビット数が固定されており、量子化ノイズが
大きいという欠点があった。
は仮数部のビット数が固定されており、量子化ノイズが
大きいという欠点があった。
本発明はこのような従来の欠点を解消するものであり、
伝送ビット数を増加させることなく折線セグメント内の
一様量子化ビット数を増加させるように構成し次、もの
である。
伝送ビット数を増加させることなく折線セグメント内の
一様量子化ビット数を増加させるように構成し次、もの
である。
以下、本発明の信号圧縮伸長器について実施例の図面と
共に説明する。
共に説明する。
第２図檎本発明の信号圧縮伸長器の一実施例を示してお
り、第２図中第１図と同一符号は同一の構成要素を示し
ている。第２図にお°いて、７はアンド回路、８はデー
タセレクタである。上記アンド回路７はバイナリカウン
タ３の出力がすべて１となったときのみ出力を出し、デ
ータセレクタ８に加えられる。上記データセレクタ８は
シフトレジスタ２のＤＩ、出力とラッチ回路１の出力を
ラッチ６・＼− 回路４のＡ５に出力するものでるシ、上記バイナリカウ
ンタ３の出力の状況によシ制御される。このような構成
の信号圧縮伸長器は、バイナリカウンタ３の出力状況を
アンド処理してデータセレクタ８を制御するため、上記
バイナリカウンタ３の出力がすべて１となった時のみ極
性ビットを出力として出し、その他の場合は極性ビット
を無くし、仮数部すなわち折線セグメント内の一様量子
化ビット数を１ビツト増加させ、仮数部と指数部のみを
出力して伝送することができる。そして、伸長時は指数
部がすべて１であるかどうかを判別し、スヘてが１であ
るという条件から外れた場合は仮数部のＭＳＢと極性ピ
ッ゛トの内容が同一であるという事から、仮数部のＭ
Ｓ Ｂ”＠極性ビットとしても用いることにより、折線
セグメント内の一様量子化ビット数を増加させることが
できる。したがって、折線セグメント内の一様量子化ビ
ット数を増加させることができるため、各セグメント内
の分解能を向上させ、量子化ノイズを低減させることが
できる。
り、第２図中第１図と同一符号は同一の構成要素を示し
ている。第２図にお°いて、７はアンド回路、８はデー
タセレクタである。上記アンド回路７はバイナリカウン
タ３の出力がすべて１となったときのみ出力を出し、デ
ータセレクタ８に加えられる。上記データセレクタ８は
シフトレジスタ２のＤＩ、出力とラッチ回路１の出力を
ラッチ６・＼− 回路４のＡ５に出力するものでるシ、上記バイナリカウ
ンタ３の出力の状況によシ制御される。このような構成
の信号圧縮伸長器は、バイナリカウンタ３の出力状況を
アンド処理してデータセレクタ８を制御するため、上記
バイナリカウンタ３の出力がすべて１となった時のみ極
性ビットを出力として出し、その他の場合は極性ビット
を無くし、仮数部すなわち折線セグメント内の一様量子
化ビット数を１ビツト増加させ、仮数部と指数部のみを
出力して伝送することができる。そして、伸長時は指数
部がすべて１であるかどうかを判別し、スヘてが１であ
るという条件から外れた場合は仮数部のＭＳＢと極性ピ
ッ゛トの内容が同一であるという事から、仮数部のＭ
Ｓ Ｂ”＠極性ビットとしても用いることにより、折線
セグメント内の一様量子化ビット数を増加させることが
できる。したがって、折線セグメント内の一様量子化ビ
ット数を増加させることができるため、各セグメント内
の分解能を向上させ、量子化ノイズを低減させることが
できる。
以上のように本発明によれば、１サンプルのデータをＸ
ビットとしたとき、折線セグメント番号を表わすピッ）
Ｌの内容がＬ＝Ｏのときのみ極性ビットを伝送し、Ｌ＞
ｏのときは極性ビットを伝送しないようにしたので、極
性ビットのビット数だけ一様量子化ビットのビット数を
増加させることができ、もって折線セグメント内の分解
能を向上させて量子化ノイズを低減することができる利
点を有するものである。
ビットとしたとき、折線セグメント番号を表わすピッ）
Ｌの内容がＬ＝Ｏのときのみ極性ビットを伝送し、Ｌ＞
ｏのときは極性ビットを伝送しないようにしたので、極
性ビットのビット数だけ一様量子化ビットのビット数を
増加させることができ、もって折線セグメント内の分解
能を向上させて量子化ノイズを低減することができる利
点を有するものである。
【図面の簡単な説明】
第１図は従来の信号圧縮伸長器の原理図、第２図は本発
明による信号圧縮伸長器の一実施例を示す回路図である
。 “１・・・・・・う、ツチ回路、２・・・・・・シフト
レジスタ、３・・・・・・バイナリカウンタ、４・・・
・・・ラッチ回路、５・・・・・・不一致回路、６，７
・・・・・・アンド回路、８・・・・・・データセレク
タ。
明による信号圧縮伸長器の一実施例を示す回路図である
。 “１・・・・・・う、ツチ回路、２・・・・・・シフト
レジスタ、３・・・・・・バイナリカウンタ、４・・・
・・・ラッチ回路、５・・・・・・不一致回路、６，７
・・・・・・アンド回路、８・・・・・・データセレク
タ。
Claims (1)
- アナログ信号のデジタル伝送を折線圧縮伸長特性をもっ
た非直線符号化により行なうと共に、１サンプルのデー
タがＸビットである場合これを極性ビットＳ１折線セグ
メント番号を表わすビットＬ、セグメント内の一様量子
化ビットｖで表わし、折線セグメント番号を表わすピッ
）Ｌの内容がＬ−０のときのみ極性ピッ）Ｓを伝送し、
Ｌ＞Ｏのときは極性ビットＳを伝送せず、極性ピッ）Ｓ
のビット数だけ一様量子化ビッ）Ｖのビット数を増加さ
せて伝送し、伸長時に折線セグメント番号を表わすピッ
）Ｌの内容と一様量子化ビットｖのＭＳＢにより極性ピ
ッ）Ｓを発生するように構成してなる信号圧縮伸長器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP405882A JPS58121844A (ja) | 1982-01-14 | 1982-01-14 | 信号圧縮伸長器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP405882A JPS58121844A (ja) | 1982-01-14 | 1982-01-14 | 信号圧縮伸長器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58121844A true JPS58121844A (ja) | 1983-07-20 |
Family
ID=11574261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP405882A Pending JPS58121844A (ja) | 1982-01-14 | 1982-01-14 | 信号圧縮伸長器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58121844A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61140224A (ja) * | 1984-12-10 | 1986-06-27 | クセルト セントロ・ステユデイ・エ・ラボラトリ・テレコミニカチオーニ・エツセ・ピー・アー | Ｐｃｍ圧縮用逐次論理型集積回路 |
-
1982
- 1982-01-14 JP JP405882A patent/JPS58121844A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61140224A (ja) * | 1984-12-10 | 1986-06-27 | クセルト セントロ・ステユデイ・エ・ラボラトリ・テレコミニカチオーニ・エツセ・ピー・アー | Ｐｃｍ圧縮用逐次論理型集積回路 |
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