JP4091449B2 - 三重積分型ノイズシェーパ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、三重積分型ノイズシェーパに関し、特に長時間ゼロ入力が与えられた際に、ノイズシェーパをリセットするようにした三重積分型ノイズシェーパに関する。
【０００２】
【従来の技術】
近年、ノイズシェーパを用いたＡＤ／ＤＡ変換器がよく用いられている（例えば、非特許文献１参照）。
【０００３】
図５に上述したような従来例を示し、その説明を行う。
図５において、１，２，３は加算器で、加算器１は２入力の加算を行い、加算器２，３は正側の入力から負側の入力の減算を行う。ここで、加算器１に与えられる入力は１６ビットのディジタル信号であるものとする。４は局部量子化器で、表１に示すとおりの入力データの量子化を行う。１０５，１０６は遅延回路であり、通常Ｄフリップフロップ等のレジスタが用いられる。７はシフタであり、入力信号の１ビット左シフト、即ち入力信号を２倍して出力する。
【０００４】
【表１】
ここで局部量子化器４は、その入力Ｘ′に対して量子化雑音Ｖｑを加算して出力するものであるから、局部量子化器４の出力Ｙは、
Ｙ＝Ｘ′＋Ｖｑ ……（１）
となる。加算器３で、（Ｘ′−Ｙ）の演算を行い、局部量子化器４によって発生する量子化誤差を求める。（１）式より加算器３の出力は−Ｖｑとなり、遅延回路１０５，１０６により順次遅延されていく。遅延回路１０５の出力は−Ｖｑ・z-1、遅延回路１０６の出力は−Ｖｑ・z-2であるから、加算器２、およびシフタ７によって遅延回路１０５，１０６の出力が荷重加算され、加算器２の出力は（Ｖｑ・z-2−２・Ｖｑ・z-1）となり、加算器１により入力Ｘと加算される。故に、入力Ｘと、出力Ｙとの関係は、
Ｙ＝Ｘ＋（１−z-1）２・Ｖｑ ……（２）
となる。つまり、二重積分型ノイズシェーパを用いれば、12db/octの特性で、低域ほど量子化雑音が低減されるという効果が得られる。
【０００５】
【非特許文献１】
「アイイーイーイー トランザクションズ オン コミュニケーションズ（IEEE Transactions on Communications）」第３３巻，第３号，１９８５年３月，ｐ．２４９−２５８
【０００６】
【発明が解決しようとする課題】
しかしながら上記のような構成では、長時間にわたるゼロデータ（以下、インフィニティゼロと称す）が入力に与えられた場合においても、必ず上記遅延回路１０５，１０６にゼロ以外のデータが残っているため、遅延回路１０５，１０６の値は刻々変化し、通常発振現象をおこし、回路が動作することに伴うアナログ的なノイズが発生する。逆に、初期状態（遅延回路をリセットし、解除した状態）では、ゼロ以外の入力が与えられるまで動作は停止しているため、上記のようなノイズは発生せず、回路が動作する前と後とでＳＮ比が異なり、しかも動作後の方がＳＮ比が悪くなる。また、インフィニティゼロ入力時に強制的に遅延回路をリセットすると、通常ショックノイズが発生するという問題点があった。
【０００７】
そのため、インフィニティゼロ入力時にはショックノイズ等を発生することなく、動作が静かに停止し、アナログ的なノイズが発生しない二重積分型ノイズシェーバを実現する技術として、下記のような回路が用いられている。
【０００８】
入力信号が一定期間ゼロであることを検出するゼロ検出器と、前記入力信号または所定値を出力するデータ変更手段と、入力データの量子化を行い、初段、次段より成る遅延回路により前記量子化による量子化誤差の２段遅延を行って前記遅延回路の初段、次段の出力の荷重加算を行い、前記荷重加算結果と前記データ変更手段の出力との和を前記入力データとする二重積分型量子化器と、前記遅延回路の初段、次段の出力の比較を行う比較手段と、前記ゼロ検出器の出力と、前記比較手段の出力とに基づき、前記遅延回路のリセットを行う初期化手段とを備え、前記データ変更手段が、前記ゼロ検出器の出力と前記比較手段の出力とに基づき、前記入力信号または所定値を出力するようにしたものである。
【０００９】
この構成により、インフィニティゼロ入力を検出し、インフィニティゼロ入力時には二重積分型ノイズシェーパに特定のデータを入力し、初段と次段の遅延回路の値が一致したときに各々の遅延回路をリセットするようにしたため、リセット時にノイズが発生せず、静かに二重積分型ノイズシェーパの動作を停止させることができるものである。
【００１０】
以下、図面に基づき、二重積分型ノイズシェーパについて説明を行う。
図６は、従来例による二重積分型ノイズシェーパのブロック図である。なお、図６において、先に述べた図５と同一機能を有するものについては同一の符号を付し、細かな説明は省略する。
【００１１】
２０５，２０６は遅延回路で、端子Ｒに“１”のパルスが加わるとデータがリセットされるものである。８は一致検出器であり、遅延回路２０５，２０６の出力の比較を行う比較手段である。ここでは端子Ａ, Ｂに与えられているデータが一致すると、端子Ｙより“１”を出力するものである。９はゼロ検出器で、一定期間ゼロが入力される（即ちインフィニティゼロが入力される）と“１”を出力し、ゼロ以外のデータが入力されると直ちに出力は“０”になる。１０はデータセット回路で、端子Ｃに与えられる制御信号が“０”の時は、端子Ｘに与えられるデータを端子Ｙから出力し、端子Ｃに与えられる制御信号が“１”の時は、所定値（−１）を端子Ｙから出力する。すなわち、データセット回路１０は端子Ｃの制御信号に応じて入力信号または所定値（−１）を出力するデータ変更手段である。１１，１２はＡＮＤゲートであり、１３はインバータである。加算器１，２，３、局部量子化器４、遅延回路２０５，２０６、及びシフタ７によって二重積分型量子化器が構成されている。
【００１２】
次に図６の二重積分型ノイズシェーパの動作について説明する。入力がインフィニティゼロでない時は、ゼロ検出器９が“０”を出力するので、ＡＮＤゲート１１，１２の出力は“０”であり、従来例にて述べた二重積分型ノイズシェーパと同様に動作する。ここで、入力がインフィニティゼロに変化した場合について考えると、一定期間入力がゼロになるとゼロ検出器９が“１”を出力する。この時、遅延回路２０５の値と、遅延回路２０６の値は通常異なっているので、一致検出器８は“０”を出力する。故にＡＮＤゲート１１は“１”を、ＡＮＤゲート１２は“０”を出力する。ＡＮＤゲート１１の出力によりデータセット回路１０は−１を出力し、加算器１に入力する。ここで、遅延回路２０５のデータをＸnとすると、遅延回路２０６のデータはＸn-1となる。Ｘnの値がどの様に変化するかを考えると、いま入力が−１であるから、加算器１の出力Ｓは、
Ｓ＝−１＋２・Ｘn−Ｘn-1 ……（３）
となる。局部量子化器４の出力をＱnとすると、加算器３の出力、即ちＸn+1は、
Ｘn+1＝Ｓ−Ｑn
＝２・Ｘn−Ｘn-1−１−Ｑn ……（４）
となる。（４）式を書き換えると、（５）式のとおりになる。
Ｘn+1−Ｘn＝Ｘn−Ｘn-1−１−Ｑn ……（５）
ここで、
Ｙn＝Ｘn−Ｘn-1 ……（６）
と置くと、（５）式は（７）式のとおりになる。
Ｙn+1＝Ｙn−１−Ｑn ……（７）
入力に直流値の１を与えられた場合の二重積分型ノイズシェーパの出力値は、必ずその平均値が１となるように変化するので、Ｑn＝＋32,768となる回数と、Ｑn＝−32,768となる回数はほぼ等しいと考えられる。 Ｙnは遅延回路２０５の値と、遅延回路２０６の値との差を意味するので、（７）式は、その差は１ずつ小さくなっていくことを示している。即ち、Ｙnが正であれば、必ずＹn＝０となり、遅延回路２０５の値と遅延回路２０６の値とが等しくなることを示している。また、Ｙnが負の時は差が徐々に増大するが、差が一定以上大きくなると、局部量子化器４と、加算器３とにより遅延回路２０５，２０６の大小関係が逆転し、Ｙnは正の値となる。
【００１３】
この時、一致検出器８は“１”を出力するので、データセット回路１０の端子Ｃは“０”になり、データセット回路１０の出力は入力される値、即ちゼロになる。
【００１４】
これらの動作は換言すれば、インフィニティゼロが二重積分型ノイズシェーパに入力された時に、微少なＤＣ成分を変化させた場合と等価になる。通常、微少なＤＣ成分が変化しても、この変化によって生じる音は可聴帯域において充分に低いレベルであるので、このことによるノイズの発生は無視できる程度に小さく、リセットに伴うショックノイズは発生しない。また加算器１の出力Ｓは、Ｘn＝Ｘn-1であるから、Ｓ＝Ｘnとなる。この時、加算器３の出力Ｘn+1は、
Ｘn+1＝Ｘn−Ｑn ……（８）
となる。
【００１５】
仮にこの時、−16,385＜Ｘn＜＋16,384であったとすると、Ｑn＝０となり、Ｘnは一定の値を保持することになるとともに、Ｑ≡０となる。つまり、二重積分型ノイズシェーパは、与えられていた微少なＤＣ成分が無くなった時点で、０を出力し続けることになる。一方、遅延回路２０５の値と遅延回路２０６の値とが等しくなったときに、ＡＮＤゲート１２の出力が“１”になって遅延回路２０５，２０６がリセットされ、０になる。この時、局部量子化器４の出力は元々０であるので、リセットに伴うショックノイズ等は発生しないことは明らかである。
【００１６】
逆に、Ｘn＞＋16,384で、且つＸn≒Ｘn-1、の時を想定すると、（３）式より、Ｘn=Ｓであるが、通常、Ｓ＞＋16,384となり、局部量子化器４の出力は、Ｑn＝32,768となって、Ｘn+1＜０となり、更に、Ｘn+1＞−16,384となる。つまり、Ｘn＞＋16,384で、且つＸn≒Ｘn-1となる状態は、長くは続かないことを意味する。Ｘn＜−16,384で、且つＸn≒Ｘn-1の場合も同様である。つまり、Ｘn≒Ｘn-1となる場合は、必ずその値は、±16,384以内にある。
【００１７】
以上より、一致検出器８により遅延回路２０５， ２０６がリセットされる時は、必ず局部量子化器４は０を出力していることになり、リセットに伴うショックノイズ等の不要な信号は発生しない。
【００１８】
つまり、二重積分型ノイズシェーパのリセットは、ノイズシェーパ回路内の全ての系が一定の状態に固定された状態でノイズシェーパの入力を０にすることで、ショックノイズ等を発生させないことが可能になるといえる。
【００１９】
次に、図７に三重積分型ノイズシェーパのブロック構成図を示す。ノイズシェーパの動作については、伝達関数が二重積分から三重積分になっただけであり、大きな違いは無い。
【００２０】
以下では、リセット時の条件とその動作について説明する。
図７において、先に述べた図６，図５の要素と同一機能を有するものについては同一の符号を付し、細かな説明は省略する。
【００２１】
１４は遅延回路で、端子Ｒに“１”のパルスが加わるとデータがリセットされるものである。１６，１７は加算器である。１５はシフタであり、入力信号の１ビット右シフト、即ち入力信号を１／２倍して出力する。１０９はゼロ検出回路で、遅延回路１４の出力が０となったときに１を出力し、それ以外の場合は０を出力する。１１２はＡＮＤ回路であり、入力よりインフィニティ０が入力され、ゼロデータ検出器９の出力が１となり、遅延回路５，６の出力が一致し、一致検出回路８が１を出力し、遅延回路１４の出力が０となり、ゼロ検出回路１０９が１を出力した場合に，遅延回路５，６，１４がリセットされる。またデータセット回路１０は、同時に設定を一定値から０データに切り替える。
【００２２】
三重積分型ノイズシェーパにおけるリセット条件は、二重積分型ノイズシェーパと同様に、全ての系が一定の状態に固定される場合であるので、遅延回路５，６の出力が一致、かつ遅延回路１４の出力が０、となることがその条件となる。
【００２３】
次に、三重積分型ノイズシェーパにおけるリセット時の回路の動作について説明する。
遅延回路５，６の値をＡ、遅延回路１４の値は０の場合を考えると、シフタ７の出力は2Ａとなる。また、加算器１６の入力はＡと−Ａとなる。シフタ１５の出力は０となり、加算器１７の入力は０とＡになり、加算器２の入力は２Ａと−Ａとなる。ここでデータセット回路１０が、入力データを０に切り替える。すると、加算器３の入力はＡと０となり、全ての系が一定の状態に固定され、リセットが可能な状態となる。
【００２４】
入力データが１６ビットであると仮定すると、二重積分型ノイズシェーパのリセット条件は二つの遅延回路の出力が同一となる場合なので、発生する確率は、２16/（２16＊２16）=１／２16、である。一方、三重積分型ノイズシェーパのリセット条件は、二つの遅延回路の出力が同一となりかつ、１つの遅延回路の値が０となる場合なので、発生する確率は、２16／（２16＊２16）＊１／２16＝１／２32、となる。このように、三重積分型ノイズシェーパのリセット条件の発生率は二重積分型に比べて大変低く、リセットまでに非常に長い時間を要することとなる。
【００２５】
また、シフタ１５により、遅延回路１４の出力は右シフトされ、１／２倍されるが、このときに最下位ビットのデータは切り捨てられるため、データにまるめ誤差が発生する。また、リセットにより、データ設定回路１０は微小な一定のＤＣ成分として‘−１’を出力している。しかし、上記シフタ１５のまるめ誤差のため、ここで加算された−１が消えてしまい、入力が０の場合と同じ状態になってしまい、リセット条件を満たさなくなってしまう。
【００２６】
本発明はこのような従来の問題点に鑑みてなされたもので、三重積分型ノイズシェーパにおいても二重積分型ノイズシェーパと同等の時間でノイズを発生させずに確実にリセットを完了させることのできる三重積分型ノイズシェーパを提供することを目的としている。
【００２７】
【課題を解決するための手段】
上記課題を解決するために、本発明（請求項１）にかかる三重積分型ノイズシェーパは、入力信号が一定期間ゼロであることを検出するゼロ検出器と、前記入力信号または所定値を出力するデータ変更手段と、入力データの量子化を行い、初段、次段、次次段の回路よりなる遅延回路により前記量子化による量子誤差の３段遅延を行って前記遅延回路の初段、次段、次次段の回路の出力の荷重加算を行い、前記荷重加算結果と前記データの変更手段の出力との和を前記入力データとする３重積分量子化器と、前記遅延回路の初段と、次次段の回路の出力の比較を行う比較手段と、前記ゼロ検出回路の出力と前記比較手段の出力とに基づき、前記遅延回路の次段の回路のリセットを行う初期化手段とを備え、前記データ変更手段は、前記ゼロ検出器の出力と前記比較手段の出力とに基づき、前記入力信号または所定値を出力する、ものとしたものである。
【００２８】
また、本発明（請求項２）にかかる三重積分型ノイズシェーパは、請求項１記載の三重積分型ノイズシェーパにおいて、前記遅延回路の次段の回路をリセットするのと同時に、前記遅延回路の初段、および次次段の回路をリセットする、ものとしたものである。
【００２９】
また、本発明（請求項３）にかかる三重積分型ノイズシェーパは、請求項２記載の三重積分型ノイズシェーパにおいて、前記比較手段は、前期遅延回路の初段の回路の値と次次段の回路の値との差が、特定の範囲内にあることを検出する回路と、前記特定の範囲を設定する手段とよりなる、ものとしたものである。
【００３０】
また、本発明（請求項４）にかかる三重積分型ノイズシェーパは、請求項１記載の三重積分型ノイズシェーパにおいて、前記データ変更手段は、上記荷重加算結果の状態によって、前記所定値を切り替える、ものとしたものである。
【００３１】
本発明においては、上記のように入力信号が一定期間ゼロであった場合に、三重型ノイズシェーパに特定のデータを入力し、遅延回路の初段と次次段の回路の値が一致した場合に遅延回路の次段の回路をリセットするようにしたため、二重積分型ノイズシェーパと同様の時間でリセットをかけることができるものである。
【００３２】
また、前記遅延回路の次段の回路をリセットするのと同時に、前記遅延回路の初段、および次次段の回路をもリセットすることにより、リセットを確実にかけることができる。
【００３３】
また、前記比較手段を、前記遅延回路の初段の回路の値と次次段の回路の値との差が、特定の範囲内にあることを検出する回路と、前記特定の範囲を設定する手段とよりなるものとすることにより、リセットをかけるに要する時間を、より短縮することができる効果が得られる。
【００３４】
また、上記荷重加算結果である帰還信号の状態によって、前記データ変更手段が所定値を切り替えることにより、ノイズシェーパが確実にリセット条件に移行するようにできるものである。
【００３５】
【発明の実施の形態】
（実施の形態１）
以下図面に基づき、請求項１、２に対応する本発明の実施の形態１について説明を行う。
図１は、本実施の形態１による三重積分型ノイズシェーパのブロック図である。なお、図６、図５、図７において、先に述べた要素と同一の機能を有するものについては、同一の符号を付し細かな説明は省略する。
【００３６】
インフィニティ０が入力され、遅延回路，のうちの、次次段６の出力と、初段５の出力とが、一致検出回路８で検出されるまでの動作は、従来例におけると同様である。
【００３７】
遅延回路の次次段６の出力の値がＡであり、遅延回路の初段５の値がＡの場合、一致検出回路８の出力が１となり、ゼロデータ検出回路９の出力も１となっているため、ＡＮＤ回路１２の出力が１となる。ＡＮＤ回路１２の出力により、遅延回路の次段１４がリセットされる。
【００３８】
上述の動作により、従来の三重積分型ノイズシェーパのリセット条件の場合と同様に、全ての系が一定の状態に固定された状態となり、ノイズを発生しない状態となる。
【００３９】
この場合のリセット条件は、図６に示した二重積分型ノイズシェーパのリセット条件と同一であるため、同じ発生頻度である。従って、二重積分型ノイズシェーパと同様の時間でリセットをかけることが可能となる。
【００４０】
また、図２に示すように、遅延回路の次段１４をリセットするのと同時に、遅延回路の初段５，次次段６をもリセットするようにしてもかまわない。
【００４１】
このような本実施の形態１による三重積分型ノイズシェーパにおいては、入力信号が一定期間ゼロであることを検出するゼロ検出器９と、入力信号または所定値を出力するデータ変更手段１０と、入力データの量子化を行い、初段、次段、次次段の回路５、１４、６よりなる遅延回路により前記量子化による量子誤差の３段遅延を行って該遅延回路の初段、次段、次次段の回路の出力の荷重加算を行い、該荷重加算結果とデータ変更手段の出力との和を前記入力データとする３重積分量子化器と、遅延回路の初段と次次段の回路の出力の比較を行う比較手段８と、ゼロ検出回路９の出力と比較手段８の出力とに基づき、遅延回路の次段１４の回路のリセットを行う初期化手段１２とを備え、前記データ変更手段１０は、前記ゼロ検出器９の出力と前記比較手段８の出力とに基づき、前記入力信号または所定値を出力する、ものとしたので、インフィニティゼロ入力を検出したインフィニティゼロ入力時には、三重積分型ノイズシェーパに特定のデータを入力し、初段と次次段の遅延回路の値が一致したときに次段の遅延回路をリセットするようにすることにより、リセット時にノイズが発生せず、静かに三重積分型ノイズシェーパの動作を停止させることができる。しかもこれを、該三重積分型ノイズシェーパにおいても、二重積分型ノイズシェーパと同等の時間で、ノイズを発生させずに確実にリセットを完了させることができる効果がある。
【００４２】
（実施の形態２）
以下、図面に基づき、請求項３に対応する本発明の実施の形態２について、説明を行う。
図３は、本実施の形態２による三重積分型ノイズシェーパのブロック図である。なお、図１、図６、図５、図７において先に述べた要素と同一の機能を有するものについては、同一の符号を付し細かな説明は省略する。
【００４３】
インフィニティ０が入力され、遅延回路の６，５の出力が一致するまでの動作については、実施の形態１と同様である。本実施の形態２による三重積分型ノイズシェーパでは、一致検出回路８の一致検出を上位ビットの一致とし、ＡＮＤ回路１２の出力で、遅延回路５，６，１４のリセットを行う。
【００４４】
このように一致検出を上位ビットの一致とすることで、上記実施の形態１の場合よりも，リセットをかけるに要する時間をより短縮することができる。
【００４５】
ただし、遅延回路５，６の出力は完全には一致していないため、一致検出を行うビット数は、量子化器４が０を出力する範囲に設定することが必要である。また、本実施の形態では、一致検出の条件を緩めているため、リセットの対象は、次段の回路１４だけではだめで、初段５も次次段も同時にリセットを行うことが必要である。
【００４６】
また、一致検出回路８の比較方法としては、遅延回路の次次段１０５の出力の値と、初段１０６の出力の値の、絶対値を使用することも可能である。
【００４７】
このような本実施の形態２による三重積分型ノイズシェーパでは、上記実施の形態１の回路において、一致検出手段８を、初段と次次段の回路の値の差が特定の範囲内に収まっていることを検出する回路８ａと、前記特定の範囲を設定する回路８ｂとよりなるものとした。たとえば、一致検出を上位ビットの一致を検出するものとしたので、上記実施の形態１の場合よりも、リセットをかけるに要する時間を、より短縮することができる効果が得られる。
【００４８】
（実施の形態３）
以下図面に基づき、請求項４に対応する本発明の実施の形態３について説明を行う。
【００４９】
図４は、本実施の形態３の三重積分型ノイズシェーパのブロック図である。加算器２の出力である帰還データの符号ビットが正の場合０、負の場合１となる。符号ビットが正の場合は、データ設定回路１０は、ゼロデータ検出回路９の値が１、一致検出回路８のデータが０、となり、データセット回路１０は−１をセットする。符号ビットが負の場合は、データ設定回路１０は、ゼロデータ検出回路９の値が１、一致検出回路８のデータが０、符号ビットが１となり、データセット回路１０は０をセットする。このように、帰還データの符号に応じてデータ設定回路１０の設定するデータを制御することにより、リミットサイクルを回避することができる。データ設定回路１０の出力は、符号ビットが正の場合＋１、負の場合０や、符号ビットが正の場合＋１、負の場合−１であってもかまわない。要は帰還データの符号に対し反対の極性の微小なＤＣ成分を出力するものであれば良い。
【００５０】
このような本実施の形態３による三重積分型ノイズシェーパにおいては、上記実施の形態１の回路において、データ設定手段１０は、上記荷重加算結果、すなわち帰還信号の状態によって、前記所定値を切り替えるものとしたので、帰還信号の状態によって、ノイズシェーパが確実にリセット条件に移行するようにすることができる効果がある。
【００５１】
【発明の効果】
以上で述べたように、本発明にかかる三重積分型ノイズシェーパによれば、入力信号が一定期間ゼロであることを検出するゼロ検出器と、前記入力信号または所定値を出力するデータ変更手段と、入力データの量子化を行い、初段、次段、次次段よりなる遅延回路により前記量子化による量子誤差の３段遅延を行い前記遅延回路の初段、次段、次次段の出力の荷重加算を行い、前記荷重加算結果と前記データ変更手段の出力との和を前記入力データとする３重積分量子化器と、前記遅延回路の初段と、次次段の回路の出力の比較を行う比較手段と、前記ゼロ検出回路の出力と前記比較手段の出力とに基づき、前記遅延回路の次段の回路のリセットを行う初期化手段とを備え、前記データ変更手段は、前記ゼロ検出器の出力と前記比較手段の出力とに基づき、前記入力信号または所定値を出力するようにしたので、二重積分型ノイズシェーパと同様の時間でリセットをかけることができる効果が得られる。
【００５２】
また、本発明にかかる三重積分型ノイズシェーパによれば、帰還信号の状態によって、前記データ変更手段が前記所定値を切り替えることにより、ノイズシェーパが確実にリセット条件に移行するようにできる効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による三重積分型ノイズシェーパを示すブロック図。
【図２】本発明の実施の形態１による三重積分型ノイズシェーパの変形例を示す図。
【図３】本発明の実施の形態２による三重積分型ノイズシェーパを示すブロック図。
【図４】本発明の実施の形態３による三重積分型ノイズシェーパを示すブロック図。
【図５】従来の二重積分型ノイズシェーパを示すブロック図。
【図６】従来の二重積分型ノイズシェーパを示すブロック図。
【図７】従来の三重積分型ノイズシェーパを示すブロック図。
【符号の説明】
１，２，３，１７ 加算器
４ 局部量子化器
５，６，１４，１０５，１０６ 遅延回路
７，１５ シフタ
８，８ａ 一致検出器
８ｂ 範囲設定回路
９，１０９ ゼロデータ検出回路
１０ データセット回路
１１，１２，１１１，１１２，２１１ ＡＮＤ回路
１３ インバータ
【発明の属する技術分野】
本発明は、三重積分型ノイズシェーパに関し、特に長時間ゼロ入力が与えられた際に、ノイズシェーパをリセットするようにした三重積分型ノイズシェーパに関する。
【０００２】
【従来の技術】
近年、ノイズシェーパを用いたＡＤ／ＤＡ変換器がよく用いられている（例えば、非特許文献１参照）。
【０００３】
図５に上述したような従来例を示し、その説明を行う。
図５において、１，２，３は加算器で、加算器１は２入力の加算を行い、加算器２，３は正側の入力から負側の入力の減算を行う。ここで、加算器１に与えられる入力は１６ビットのディジタル信号であるものとする。４は局部量子化器で、表１に示すとおりの入力データの量子化を行う。１０５，１０６は遅延回路であり、通常Ｄフリップフロップ等のレジスタが用いられる。７はシフタであり、入力信号の１ビット左シフト、即ち入力信号を２倍して出力する。
【０００４】
【表１】
Ｙ＝Ｘ′＋Ｖｑ ……（１）
となる。加算器３で、（Ｘ′−Ｙ）の演算を行い、局部量子化器４によって発生する量子化誤差を求める。（１）式より加算器３の出力は−Ｖｑとなり、遅延回路１０５，１０６により順次遅延されていく。遅延回路１０５の出力は−Ｖｑ・z-1、遅延回路１０６の出力は−Ｖｑ・z-2であるから、加算器２、およびシフタ７によって遅延回路１０５，１０６の出力が荷重加算され、加算器２の出力は（Ｖｑ・z-2−２・Ｖｑ・z-1）となり、加算器１により入力Ｘと加算される。故に、入力Ｘと、出力Ｙとの関係は、
Ｙ＝Ｘ＋（１−z-1）２・Ｖｑ ……（２）
となる。つまり、二重積分型ノイズシェーパを用いれば、12db/octの特性で、低域ほど量子化雑音が低減されるという効果が得られる。
【０００５】
【非特許文献１】
「アイイーイーイー トランザクションズ オン コミュニケーションズ（IEEE Transactions on Communications）」第３３巻，第３号，１９８５年３月，ｐ．２４９−２５８
【０００６】
【発明が解決しようとする課題】
しかしながら上記のような構成では、長時間にわたるゼロデータ（以下、インフィニティゼロと称す）が入力に与えられた場合においても、必ず上記遅延回路１０５，１０６にゼロ以外のデータが残っているため、遅延回路１０５，１０６の値は刻々変化し、通常発振現象をおこし、回路が動作することに伴うアナログ的なノイズが発生する。逆に、初期状態（遅延回路をリセットし、解除した状態）では、ゼロ以外の入力が与えられるまで動作は停止しているため、上記のようなノイズは発生せず、回路が動作する前と後とでＳＮ比が異なり、しかも動作後の方がＳＮ比が悪くなる。また、インフィニティゼロ入力時に強制的に遅延回路をリセットすると、通常ショックノイズが発生するという問題点があった。
【０００７】
そのため、インフィニティゼロ入力時にはショックノイズ等を発生することなく、動作が静かに停止し、アナログ的なノイズが発生しない二重積分型ノイズシェーバを実現する技術として、下記のような回路が用いられている。
【０００８】
入力信号が一定期間ゼロであることを検出するゼロ検出器と、前記入力信号または所定値を出力するデータ変更手段と、入力データの量子化を行い、初段、次段より成る遅延回路により前記量子化による量子化誤差の２段遅延を行って前記遅延回路の初段、次段の出力の荷重加算を行い、前記荷重加算結果と前記データ変更手段の出力との和を前記入力データとする二重積分型量子化器と、前記遅延回路の初段、次段の出力の比較を行う比較手段と、前記ゼロ検出器の出力と、前記比較手段の出力とに基づき、前記遅延回路のリセットを行う初期化手段とを備え、前記データ変更手段が、前記ゼロ検出器の出力と前記比較手段の出力とに基づき、前記入力信号または所定値を出力するようにしたものである。
【０００９】
この構成により、インフィニティゼロ入力を検出し、インフィニティゼロ入力時には二重積分型ノイズシェーパに特定のデータを入力し、初段と次段の遅延回路の値が一致したときに各々の遅延回路をリセットするようにしたため、リセット時にノイズが発生せず、静かに二重積分型ノイズシェーパの動作を停止させることができるものである。
【００１０】
以下、図面に基づき、二重積分型ノイズシェーパについて説明を行う。
図６は、従来例による二重積分型ノイズシェーパのブロック図である。なお、図６において、先に述べた図５と同一機能を有するものについては同一の符号を付し、細かな説明は省略する。
【００１１】
２０５，２０６は遅延回路で、端子Ｒに“１”のパルスが加わるとデータがリセットされるものである。８は一致検出器であり、遅延回路２０５，２０６の出力の比較を行う比較手段である。ここでは端子Ａ, Ｂに与えられているデータが一致すると、端子Ｙより“１”を出力するものである。９はゼロ検出器で、一定期間ゼロが入力される（即ちインフィニティゼロが入力される）と“１”を出力し、ゼロ以外のデータが入力されると直ちに出力は“０”になる。１０はデータセット回路で、端子Ｃに与えられる制御信号が“０”の時は、端子Ｘに与えられるデータを端子Ｙから出力し、端子Ｃに与えられる制御信号が“１”の時は、所定値（−１）を端子Ｙから出力する。すなわち、データセット回路１０は端子Ｃの制御信号に応じて入力信号または所定値（−１）を出力するデータ変更手段である。１１，１２はＡＮＤゲートであり、１３はインバータである。加算器１，２，３、局部量子化器４、遅延回路２０５，２０６、及びシフタ７によって二重積分型量子化器が構成されている。
【００１２】
次に図６の二重積分型ノイズシェーパの動作について説明する。入力がインフィニティゼロでない時は、ゼロ検出器９が“０”を出力するので、ＡＮＤゲート１１，１２の出力は“０”であり、従来例にて述べた二重積分型ノイズシェーパと同様に動作する。ここで、入力がインフィニティゼロに変化した場合について考えると、一定期間入力がゼロになるとゼロ検出器９が“１”を出力する。この時、遅延回路２０５の値と、遅延回路２０６の値は通常異なっているので、一致検出器８は“０”を出力する。故にＡＮＤゲート１１は“１”を、ＡＮＤゲート１２は“０”を出力する。ＡＮＤゲート１１の出力によりデータセット回路１０は−１を出力し、加算器１に入力する。ここで、遅延回路２０５のデータをＸnとすると、遅延回路２０６のデータはＸn-1となる。Ｘnの値がどの様に変化するかを考えると、いま入力が−１であるから、加算器１の出力Ｓは、
Ｓ＝−１＋２・Ｘn−Ｘn-1 ……（３）
となる。局部量子化器４の出力をＱnとすると、加算器３の出力、即ちＸn+1は、
Ｘn+1＝Ｓ−Ｑn
＝２・Ｘn−Ｘn-1−１−Ｑn ……（４）
となる。（４）式を書き換えると、（５）式のとおりになる。
Ｘn+1−Ｘn＝Ｘn−Ｘn-1−１−Ｑn ……（５）
ここで、
Ｙn＝Ｘn−Ｘn-1 ……（６）
と置くと、（５）式は（７）式のとおりになる。
Ｙn+1＝Ｙn−１−Ｑn ……（７）
入力に直流値の１を与えられた場合の二重積分型ノイズシェーパの出力値は、必ずその平均値が１となるように変化するので、Ｑn＝＋32,768となる回数と、Ｑn＝−32,768となる回数はほぼ等しいと考えられる。 Ｙnは遅延回路２０５の値と、遅延回路２０６の値との差を意味するので、（７）式は、その差は１ずつ小さくなっていくことを示している。即ち、Ｙnが正であれば、必ずＹn＝０となり、遅延回路２０５の値と遅延回路２０６の値とが等しくなることを示している。また、Ｙnが負の時は差が徐々に増大するが、差が一定以上大きくなると、局部量子化器４と、加算器３とにより遅延回路２０５，２０６の大小関係が逆転し、Ｙnは正の値となる。
【００１３】
この時、一致検出器８は“１”を出力するので、データセット回路１０の端子Ｃは“０”になり、データセット回路１０の出力は入力される値、即ちゼロになる。
【００１４】
これらの動作は換言すれば、インフィニティゼロが二重積分型ノイズシェーパに入力された時に、微少なＤＣ成分を変化させた場合と等価になる。通常、微少なＤＣ成分が変化しても、この変化によって生じる音は可聴帯域において充分に低いレベルであるので、このことによるノイズの発生は無視できる程度に小さく、リセットに伴うショックノイズは発生しない。また加算器１の出力Ｓは、Ｘn＝Ｘn-1であるから、Ｓ＝Ｘnとなる。この時、加算器３の出力Ｘn+1は、
Ｘn+1＝Ｘn−Ｑn ……（８）
となる。
【００１５】
仮にこの時、−16,385＜Ｘn＜＋16,384であったとすると、Ｑn＝０となり、Ｘnは一定の値を保持することになるとともに、Ｑ≡０となる。つまり、二重積分型ノイズシェーパは、与えられていた微少なＤＣ成分が無くなった時点で、０を出力し続けることになる。一方、遅延回路２０５の値と遅延回路２０６の値とが等しくなったときに、ＡＮＤゲート１２の出力が“１”になって遅延回路２０５，２０６がリセットされ、０になる。この時、局部量子化器４の出力は元々０であるので、リセットに伴うショックノイズ等は発生しないことは明らかである。
【００１６】
逆に、Ｘn＞＋16,384で、且つＸn≒Ｘn-1、の時を想定すると、（３）式より、Ｘn=Ｓであるが、通常、Ｓ＞＋16,384となり、局部量子化器４の出力は、Ｑn＝32,768となって、Ｘn+1＜０となり、更に、Ｘn+1＞−16,384となる。つまり、Ｘn＞＋16,384で、且つＸn≒Ｘn-1となる状態は、長くは続かないことを意味する。Ｘn＜−16,384で、且つＸn≒Ｘn-1の場合も同様である。つまり、Ｘn≒Ｘn-1となる場合は、必ずその値は、±16,384以内にある。
【００１７】
以上より、一致検出器８により遅延回路２０５， ２０６がリセットされる時は、必ず局部量子化器４は０を出力していることになり、リセットに伴うショックノイズ等の不要な信号は発生しない。
【００１８】
つまり、二重積分型ノイズシェーパのリセットは、ノイズシェーパ回路内の全ての系が一定の状態に固定された状態でノイズシェーパの入力を０にすることで、ショックノイズ等を発生させないことが可能になるといえる。
【００１９】
次に、図７に三重積分型ノイズシェーパのブロック構成図を示す。ノイズシェーパの動作については、伝達関数が二重積分から三重積分になっただけであり、大きな違いは無い。
【００２０】
以下では、リセット時の条件とその動作について説明する。
図７において、先に述べた図６，図５の要素と同一機能を有するものについては同一の符号を付し、細かな説明は省略する。
【００２１】
１４は遅延回路で、端子Ｒに“１”のパルスが加わるとデータがリセットされるものである。１６，１７は加算器である。１５はシフタであり、入力信号の１ビット右シフト、即ち入力信号を１／２倍して出力する。１０９はゼロ検出回路で、遅延回路１４の出力が０となったときに１を出力し、それ以外の場合は０を出力する。１１２はＡＮＤ回路であり、入力よりインフィニティ０が入力され、ゼロデータ検出器９の出力が１となり、遅延回路５，６の出力が一致し、一致検出回路８が１を出力し、遅延回路１４の出力が０となり、ゼロ検出回路１０９が１を出力した場合に，遅延回路５，６，１４がリセットされる。またデータセット回路１０は、同時に設定を一定値から０データに切り替える。
【００２２】
三重積分型ノイズシェーパにおけるリセット条件は、二重積分型ノイズシェーパと同様に、全ての系が一定の状態に固定される場合であるので、遅延回路５，６の出力が一致、かつ遅延回路１４の出力が０、となることがその条件となる。
【００２３】
次に、三重積分型ノイズシェーパにおけるリセット時の回路の動作について説明する。
遅延回路５，６の値をＡ、遅延回路１４の値は０の場合を考えると、シフタ７の出力は2Ａとなる。また、加算器１６の入力はＡと−Ａとなる。シフタ１５の出力は０となり、加算器１７の入力は０とＡになり、加算器２の入力は２Ａと−Ａとなる。ここでデータセット回路１０が、入力データを０に切り替える。すると、加算器３の入力はＡと０となり、全ての系が一定の状態に固定され、リセットが可能な状態となる。
【００２４】
入力データが１６ビットであると仮定すると、二重積分型ノイズシェーパのリセット条件は二つの遅延回路の出力が同一となる場合なので、発生する確率は、２16/（２16＊２16）=１／２16、である。一方、三重積分型ノイズシェーパのリセット条件は、二つの遅延回路の出力が同一となりかつ、１つの遅延回路の値が０となる場合なので、発生する確率は、２16／（２16＊２16）＊１／２16＝１／２32、となる。このように、三重積分型ノイズシェーパのリセット条件の発生率は二重積分型に比べて大変低く、リセットまでに非常に長い時間を要することとなる。
【００２５】
また、シフタ１５により、遅延回路１４の出力は右シフトされ、１／２倍されるが、このときに最下位ビットのデータは切り捨てられるため、データにまるめ誤差が発生する。また、リセットにより、データ設定回路１０は微小な一定のＤＣ成分として‘−１’を出力している。しかし、上記シフタ１５のまるめ誤差のため、ここで加算された−１が消えてしまい、入力が０の場合と同じ状態になってしまい、リセット条件を満たさなくなってしまう。
【００２６】
本発明はこのような従来の問題点に鑑みてなされたもので、三重積分型ノイズシェーパにおいても二重積分型ノイズシェーパと同等の時間でノイズを発生させずに確実にリセットを完了させることのできる三重積分型ノイズシェーパを提供することを目的としている。
【００２７】
【課題を解決するための手段】
上記課題を解決するために、本発明（請求項１）にかかる三重積分型ノイズシェーパは、入力信号が一定期間ゼロであることを検出するゼロ検出器と、前記入力信号または所定値を出力するデータ変更手段と、入力データの量子化を行い、初段、次段、次次段の回路よりなる遅延回路により前記量子化による量子誤差の３段遅延を行って前記遅延回路の初段、次段、次次段の回路の出力の荷重加算を行い、前記荷重加算結果と前記データの変更手段の出力との和を前記入力データとする３重積分量子化器と、前記遅延回路の初段と、次次段の回路の出力の比較を行う比較手段と、前記ゼロ検出回路の出力と前記比較手段の出力とに基づき、前記遅延回路の次段の回路のリセットを行う初期化手段とを備え、前記データ変更手段は、前記ゼロ検出器の出力と前記比較手段の出力とに基づき、前記入力信号または所定値を出力する、ものとしたものである。
【００２８】
また、本発明（請求項２）にかかる三重積分型ノイズシェーパは、請求項１記載の三重積分型ノイズシェーパにおいて、前記遅延回路の次段の回路をリセットするのと同時に、前記遅延回路の初段、および次次段の回路をリセットする、ものとしたものである。
【００２９】
また、本発明（請求項３）にかかる三重積分型ノイズシェーパは、請求項２記載の三重積分型ノイズシェーパにおいて、前記比較手段は、前期遅延回路の初段の回路の値と次次段の回路の値との差が、特定の範囲内にあることを検出する回路と、前記特定の範囲を設定する手段とよりなる、ものとしたものである。
【００３０】
また、本発明（請求項４）にかかる三重積分型ノイズシェーパは、請求項１記載の三重積分型ノイズシェーパにおいて、前記データ変更手段は、上記荷重加算結果の状態によって、前記所定値を切り替える、ものとしたものである。
【００３１】
本発明においては、上記のように入力信号が一定期間ゼロであった場合に、三重型ノイズシェーパに特定のデータを入力し、遅延回路の初段と次次段の回路の値が一致した場合に遅延回路の次段の回路をリセットするようにしたため、二重積分型ノイズシェーパと同様の時間でリセットをかけることができるものである。
【００３２】
また、前記遅延回路の次段の回路をリセットするのと同時に、前記遅延回路の初段、および次次段の回路をもリセットすることにより、リセットを確実にかけることができる。
【００３３】
また、前記比較手段を、前記遅延回路の初段の回路の値と次次段の回路の値との差が、特定の範囲内にあることを検出する回路と、前記特定の範囲を設定する手段とよりなるものとすることにより、リセットをかけるに要する時間を、より短縮することができる効果が得られる。
【００３４】
また、上記荷重加算結果である帰還信号の状態によって、前記データ変更手段が所定値を切り替えることにより、ノイズシェーパが確実にリセット条件に移行するようにできるものである。
【００３５】
【発明の実施の形態】
（実施の形態１）
以下図面に基づき、請求項１、２に対応する本発明の実施の形態１について説明を行う。
図１は、本実施の形態１による三重積分型ノイズシェーパのブロック図である。なお、図６、図５、図７において、先に述べた要素と同一の機能を有するものについては、同一の符号を付し細かな説明は省略する。
【００３６】
インフィニティ０が入力され、遅延回路，のうちの、次次段６の出力と、初段５の出力とが、一致検出回路８で検出されるまでの動作は、従来例におけると同様である。
【００３７】
遅延回路の次次段６の出力の値がＡであり、遅延回路の初段５の値がＡの場合、一致検出回路８の出力が１となり、ゼロデータ検出回路９の出力も１となっているため、ＡＮＤ回路１２の出力が１となる。ＡＮＤ回路１２の出力により、遅延回路の次段１４がリセットされる。
【００３８】
上述の動作により、従来の三重積分型ノイズシェーパのリセット条件の場合と同様に、全ての系が一定の状態に固定された状態となり、ノイズを発生しない状態となる。
【００３９】
この場合のリセット条件は、図６に示した二重積分型ノイズシェーパのリセット条件と同一であるため、同じ発生頻度である。従って、二重積分型ノイズシェーパと同様の時間でリセットをかけることが可能となる。
【００４０】
また、図２に示すように、遅延回路の次段１４をリセットするのと同時に、遅延回路の初段５，次次段６をもリセットするようにしてもかまわない。
【００４１】
このような本実施の形態１による三重積分型ノイズシェーパにおいては、入力信号が一定期間ゼロであることを検出するゼロ検出器９と、入力信号または所定値を出力するデータ変更手段１０と、入力データの量子化を行い、初段、次段、次次段の回路５、１４、６よりなる遅延回路により前記量子化による量子誤差の３段遅延を行って該遅延回路の初段、次段、次次段の回路の出力の荷重加算を行い、該荷重加算結果とデータ変更手段の出力との和を前記入力データとする３重積分量子化器と、遅延回路の初段と次次段の回路の出力の比較を行う比較手段８と、ゼロ検出回路９の出力と比較手段８の出力とに基づき、遅延回路の次段１４の回路のリセットを行う初期化手段１２とを備え、前記データ変更手段１０は、前記ゼロ検出器９の出力と前記比較手段８の出力とに基づき、前記入力信号または所定値を出力する、ものとしたので、インフィニティゼロ入力を検出したインフィニティゼロ入力時には、三重積分型ノイズシェーパに特定のデータを入力し、初段と次次段の遅延回路の値が一致したときに次段の遅延回路をリセットするようにすることにより、リセット時にノイズが発生せず、静かに三重積分型ノイズシェーパの動作を停止させることができる。しかもこれを、該三重積分型ノイズシェーパにおいても、二重積分型ノイズシェーパと同等の時間で、ノイズを発生させずに確実にリセットを完了させることができる効果がある。
【００４２】
（実施の形態２）
以下、図面に基づき、請求項３に対応する本発明の実施の形態２について、説明を行う。
図３は、本実施の形態２による三重積分型ノイズシェーパのブロック図である。なお、図１、図６、図５、図７において先に述べた要素と同一の機能を有するものについては、同一の符号を付し細かな説明は省略する。
【００４３】
インフィニティ０が入力され、遅延回路の６，５の出力が一致するまでの動作については、実施の形態１と同様である。本実施の形態２による三重積分型ノイズシェーパでは、一致検出回路８の一致検出を上位ビットの一致とし、ＡＮＤ回路１２の出力で、遅延回路５，６，１４のリセットを行う。
【００４４】
このように一致検出を上位ビットの一致とすることで、上記実施の形態１の場合よりも，リセットをかけるに要する時間をより短縮することができる。
【００４５】
ただし、遅延回路５，６の出力は完全には一致していないため、一致検出を行うビット数は、量子化器４が０を出力する範囲に設定することが必要である。また、本実施の形態では、一致検出の条件を緩めているため、リセットの対象は、次段の回路１４だけではだめで、初段５も次次段も同時にリセットを行うことが必要である。
【００４６】
また、一致検出回路８の比較方法としては、遅延回路の次次段１０５の出力の値と、初段１０６の出力の値の、絶対値を使用することも可能である。
【００４７】
このような本実施の形態２による三重積分型ノイズシェーパでは、上記実施の形態１の回路において、一致検出手段８を、初段と次次段の回路の値の差が特定の範囲内に収まっていることを検出する回路８ａと、前記特定の範囲を設定する回路８ｂとよりなるものとした。たとえば、一致検出を上位ビットの一致を検出するものとしたので、上記実施の形態１の場合よりも、リセットをかけるに要する時間を、より短縮することができる効果が得られる。
【００４８】
（実施の形態３）
以下図面に基づき、請求項４に対応する本発明の実施の形態３について説明を行う。
【００４９】
図４は、本実施の形態３の三重積分型ノイズシェーパのブロック図である。加算器２の出力である帰還データの符号ビットが正の場合０、負の場合１となる。符号ビットが正の場合は、データ設定回路１０は、ゼロデータ検出回路９の値が１、一致検出回路８のデータが０、となり、データセット回路１０は−１をセットする。符号ビットが負の場合は、データ設定回路１０は、ゼロデータ検出回路９の値が１、一致検出回路８のデータが０、符号ビットが１となり、データセット回路１０は０をセットする。このように、帰還データの符号に応じてデータ設定回路１０の設定するデータを制御することにより、リミットサイクルを回避することができる。データ設定回路１０の出力は、符号ビットが正の場合＋１、負の場合０や、符号ビットが正の場合＋１、負の場合−１であってもかまわない。要は帰還データの符号に対し反対の極性の微小なＤＣ成分を出力するものであれば良い。
【００５０】
このような本実施の形態３による三重積分型ノイズシェーパにおいては、上記実施の形態１の回路において、データ設定手段１０は、上記荷重加算結果、すなわち帰還信号の状態によって、前記所定値を切り替えるものとしたので、帰還信号の状態によって、ノイズシェーパが確実にリセット条件に移行するようにすることができる効果がある。
【００５１】
【発明の効果】
以上で述べたように、本発明にかかる三重積分型ノイズシェーパによれば、入力信号が一定期間ゼロであることを検出するゼロ検出器と、前記入力信号または所定値を出力するデータ変更手段と、入力データの量子化を行い、初段、次段、次次段よりなる遅延回路により前記量子化による量子誤差の３段遅延を行い前記遅延回路の初段、次段、次次段の出力の荷重加算を行い、前記荷重加算結果と前記データ変更手段の出力との和を前記入力データとする３重積分量子化器と、前記遅延回路の初段と、次次段の回路の出力の比較を行う比較手段と、前記ゼロ検出回路の出力と前記比較手段の出力とに基づき、前記遅延回路の次段の回路のリセットを行う初期化手段とを備え、前記データ変更手段は、前記ゼロ検出器の出力と前記比較手段の出力とに基づき、前記入力信号または所定値を出力するようにしたので、二重積分型ノイズシェーパと同様の時間でリセットをかけることができる効果が得られる。
【００５２】
また、本発明にかかる三重積分型ノイズシェーパによれば、帰還信号の状態によって、前記データ変更手段が前記所定値を切り替えることにより、ノイズシェーパが確実にリセット条件に移行するようにできる効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による三重積分型ノイズシェーパを示すブロック図。
【図２】本発明の実施の形態１による三重積分型ノイズシェーパの変形例を示す図。
【図３】本発明の実施の形態２による三重積分型ノイズシェーパを示すブロック図。
【図４】本発明の実施の形態３による三重積分型ノイズシェーパを示すブロック図。
【図５】従来の二重積分型ノイズシェーパを示すブロック図。
【図６】従来の二重積分型ノイズシェーパを示すブロック図。
【図７】従来の三重積分型ノイズシェーパを示すブロック図。
【符号の説明】
１，２，３，１７ 加算器
４ 局部量子化器
５，６，１４，１０５，１０６ 遅延回路
７，１５ シフタ
８，８ａ 一致検出器
８ｂ 範囲設定回路
９，１０９ ゼロデータ検出回路
１０ データセット回路
１１，１２，１１１，１１２，２１１ ＡＮＤ回路
１３ インバータ
Claims (4)
- 入力信号が一定期間ゼロであることを検出するゼロ検出器と、
前記入力信号または所定値を出力するデータ変更手段と、
入力データの量子化を行い、初段、次段、次次段の回路よりなる遅延回路により前記量子化による量子誤差の３段遅延を行って前記遅延回路の初段、次段、次次段の回路の出力の荷重加算を行い、該荷重加算結果と前記データ変更手段の出力との和を前記入力データとする３重積分量子化器と、
前記遅延回路の初段と、次次段の回路の出力の比較を行う比較手段と、
前記ゼロ検出回路の出力と前記比較手段の出力とに基づき、前記遅延回路の次段の回路のリセットを行う初期化手段とを備え、
前記データ変更手段は、前記ゼロ検出器の出力と前記比較手段の出力とに基づき、前記入力信号または所定値を出力する、
ことを特徴とする三重積分型ノイズシェーパ。 - 請求項１記載の三重積分型ノイズシェーパにおいて、
前記遅延回路の次段の回路をリセットするのと同時に、前記遅延回路の初段、および次次段の回路をリセットする、
ことを特徴とする三重積分型ノイズシェーパ。 - 請求項２記載の三重積分型ノイズシェーパにおいて、
前記比較手段は、前記遅延回路の初段と次次段の回路の値の差が、特定の範囲内にあることを検出する回路と、
前記特定の範囲を設定する手段とよりなる、
ことを特徴とする三重積分型ノイズシェーパ。 - 請求項１記載の三重積分型ノイズシェーパにおいて、
前記データ変更手段は、上記荷重加算結果の状態によって、前記所定値を切り替える、
ことを特徴とする三重積分型ノイズシェーパ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003017624A JP4091449B2 (ja) | 2003-01-27 | 2003-01-27 | 三重積分型ノイズシェーパ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003017624A JP4091449B2 (ja) | 2003-01-27 | 2003-01-27 | 三重積分型ノイズシェーパ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004229218A JP2004229218A (ja) | 2004-08-12 |
| JP4091449B2 true JP4091449B2 (ja) | 2008-05-28 |
Family
ID=32904737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003017624A Expired - Lifetime JP4091449B2 (ja) | 2003-01-27 | 2003-01-27 | 三重積分型ノイズシェーパ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4091449B2 (ja) |
-
2003
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2004229218A (ja) | 2004-08-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051228 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080128 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080205 |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110307 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130307 Year of fee payment: 5 |