JPS60129833A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS60129833A JPS60129833A JP58239188A JP23918883A JPS60129833A JP S60129833 A JPS60129833 A JP S60129833A JP 58239188 A JP58239188 A JP 58239188A JP 23918883 A JP23918883 A JP 23918883A JP S60129833 A JPS60129833 A JP S60129833A
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- JP
- Japan
- Prior art keywords
- data
- error
- bit
- adder
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49942—Significance control
- G06F7/49947—Rounding
Landscapes
- Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、入力データを丸めて格納する機能を備えた記
憶装置に関するものである。
憶装置に関するものである。
従来例の構成とその問題点
近年、ディジタル信号処理の分野では、処理の複雑化と
高速化に伴ない、その演算精度の良さが要求されている
。そのため、入出力部や演算部などではその処理幅を増
やすことにより、演算精度や演算によるオーバーフロー
の問題を解決しようとする傾向にある。しかしながら記
憶部では記憶空間の有効利用のため、記憶部外で生成さ
れたデータそのものを格納することはまれである。
高速化に伴ない、その演算精度の良さが要求されている
。そのため、入出力部や演算部などではその処理幅を増
やすことにより、演算精度や演算によるオーバーフロー
の問題を解決しようとする傾向にある。しかしながら記
憶部では記憶空間の有効利用のため、記憶部外で生成さ
れたデータそのものを格納することはまれである。
以下、従来の記憶装置について説明する。第１図は従来
の記憶装置の例を示すものである。この従来例では演算
部と組合わせて説明する。１は２４ビツト構成の演算部
、２は１６ビノ］・構成の記憶部である。
の記憶装置の例を示すものである。この従来例では演算
部と組合わせて説明する。１は２４ビツト構成の演算部
、２は１６ビノ］・構成の記憶部である。
以上のように構成された従来の記憶装置について以下そ
の動作について説明する。説明のため、数体系は２の補
数表現、データの最上位ビットの重みは−２とする。演
算部２に含まれる例えば算術論理演算器、シフタ、乗算
器等は、演算精度を上げ、又、演算によるオーバーフロ
ーを回避するため、２４ビツトを基本にして構成する。
の動作について説明する。説明のため、数体系は２の補
数表現、データの最上位ビットの重みは−２とする。演
算部２に含まれる例えば算術論理演算器、シフタ、乗算
器等は、演算精度を上げ、又、演算によるオーバーフロ
ーを回避するため、２４ビツトを基本にして構成する。
一方、記憶部１は記憶空間の有効利用のため、１ワード
１６ビツトで構成する。第２図に示すとお９、演算部で
の２４ビツトの演算結果ａは、その下位８ビツトを切捨
てデータｂにして記憶部に格納される。なお、同図にお
いて、各ビットの下に付した数は各ビットの重みである
。
１６ビツトで構成する。第２図に示すとお９、演算部で
の２４ビツトの演算結果ａは、その下位８ビツトを切捨
てデータｂにして記憶部に格納される。なお、同図にお
いて、各ビットの下に付した数は各ビットの重みである
。
従って上記のような記憶装置の構成では、演算部から記
憶部にデータを格納する際、無条件に最大（ｉ ａ −
ｂｌ＜ 、） ２−４５の誤差が生じることになり、誤
差の拡大しやすい演算や記憶部へのアクセス回数の多い
操作では、この時に生じる切捨て誤差が無視できないと
いう問題点を有していた。
憶部にデータを格納する際、無条件に最大（ｉ ａ −
ｂｌ＜ 、） ２−４５の誤差が生じることになり、誤
差の拡大しやすい演算や記憶部へのアクセス回数の多い
操作では、この時に生じる切捨て誤差が無視できないと
いう問題点を有していた。
発明の目的
本発明の目的は、上記で指摘した従来の問題点を是正し
、記憶部へのデータ格納時の誤差を、従来の％に縮小す
る機能を備えた記憶装置を提供することにある。
、記憶部へのデータ格納時の誤差を、従来の％に縮小す
る機能を備えた記憶装置を提供することにある。
発明の構成
本発明は、記憶部と加算器とを備え、データを記憶部に
格納する際、従来では切捨てていたデータの最上位ビッ
トを、記憶部のデータ幅分の値に加えることによシ、丸
めを行ない誤差を従来の％に縮小する機能をもつもので
ある。
格納する際、従来では切捨てていたデータの最上位ビッ
トを、記憶部のデータ幅分の値に加えることによシ、丸
めを行ない誤差を従来の％に縮小する機能をもつもので
ある。
実施例の説明
第３図は、本発明の第１の実施例を示すものである。同
実施例では演算部と組合わせて説明する。
実施例では演算部と組合わせて説明する。
同図におき、１は２４ビツト構成の演算部、２は１６ビ
ツト構成の記憶部、３は１６ビソト幅の加算器である。
ツト構成の記憶部、３は１６ビソト幅の加算器である。
以上のように構成された本実施例の記憶装置について、
以下その動作を説明する。同装置の動作を示したのが第
４図である。
以下その動作を説明する。同装置の動作を示したのが第
４図である。
加算器３では、演算部１から出力した２４ビツトのデー
タａのうち、上位１６ビソトのデータｂと、そのすぐ下
位１ビツトが加算されその結果のデータＣが記憶部２に
格納される。なお、第２図で説明したのと同様に、各ビ
ットの下に付した数は、各ビットの重みである。従って
上記の動作を行うことにより、記憶部への格納時の誤差
は次のように縮小される。
タａのうち、上位１６ビソトのデータｂと、そのすぐ下
位１ビツトが加算されその結果のデータＣが記憶部２に
格納される。なお、第２図で説明したのと同様に、各ビ
ットの下に付した数は、各ビットの重みである。従って
上記の動作を行うことにより、記憶部への格納時の誤差
は次のように縮小される。
（カ ａ −ｂ≧２−１６ の場合
ｃ ＝ ｂ ＋２ ゆえに
誤差−１ａ−ｃｌ＝ｌ （ａ−ｂ）＋２−１５１≦２−
１６・・・・・・・・・・・・・・・■ （イ） ａ −ｂ （２！−１６の場合ｃ ＝ ｂ ゆ
えに 誤差−１ａ −ｃ ｌ ＝ Ｉａ −ｂ ｌ （２””
６・・・・・・・・・・・・■従って■、■より演算部
から記憶部へのデータ格納時の誤差は最大２−１６ と
なる。これは、従来の誤差の％である。
１６・・・・・・・・・・・・・・・■ （イ） ａ −ｂ （２！−１６の場合ｃ ＝ ｂ ゆ
えに 誤差−１ａ −ｃ ｌ ＝ Ｉａ −ｂ ｌ （２””
６・・・・・・・・・・・・■従って■、■より演算部
から記憶部へのデータ格納時の誤差は最大２−１６ と
なる。これは、従来の誤差の％である。
なお、本実施例では、演算部と組合わせて説明したが、
これが入出力部やその他の機能部であってもよいことは
言う寸でもない。
これが入出力部やその他の機能部であってもよいことは
言う寸でもない。
第５図は、本発明の第２の実施例の構成図である。この
実施例についても演算部と組合わせて説明することにす
る。同図において、１は２４ビツト構成の演算部、２ｆ
ｄ、１６ビソト構成の記憶部、３は１６ビソト幅の加算
器、４はフラグである。
実施例についても演算部と組合わせて説明することにす
る。同図において、１は２４ビツト構成の演算部、２ｆ
ｄ、１６ビソト構成の記憶部、３は１６ビソト幅の加算
器、４はフラグである。
第３図の構成と異なるのは、前記加算器３の制御を行う
フラグ４を設けたところである。このフラグを用いて、
演算部から記憶部にデータを格納する際そのデータを丸
めるのか、それとも従来とおシ切捨てるかのモードを決
定できる。このモードを使えば、丸めることによるオー
バーフローを回避することもできる。なお、本実施例で
は、演算部と組合わせて説明しだが、これが入出力部や
その他の機能部であってもよいことは言う捷でもない。
フラグ４を設けたところである。このフラグを用いて、
演算部から記憶部にデータを格納する際そのデータを丸
めるのか、それとも従来とおシ切捨てるかのモードを決
定できる。このモードを使えば、丸めることによるオー
バーフローを回避することもできる。なお、本実施例で
は、演算部と組合わせて説明しだが、これが入出力部や
その他の機能部であってもよいことは言う捷でもない。
発明の効果
本発明の記憶装置は、記憶部の前に加算器を設けること
により、入力データを丸めて記憶部に格納し、その際の
誤差を従来の％にすることができる。従って、記憶部へ
のアクセス回路の多い動作や、精度の良さが要求される
にもかかわらず同誤差の拡大しやすい演算等において特
に有効である。
により、入力データを丸めて記憶部に格納し、その際の
誤差を従来の％にすることができる。従って、記憶部へ
のアクセス回路の多い動作や、精度の良さが要求される
にもかかわらず同誤差の拡大しやすい演算等において特
に有効である。
第１図は従来の記憶装置の構成図、第２図はその動作説
明図、第３図は本発明の記憶装置の第１の実施例の構成
図、第４図はその動作説明図、第６図は本発明の記憶装
置の第２の実施例の構成図である。 １・・・・・、演算部、２・・・・・・記憶部、３・・
・・・加算器、４・・・・・・フラグ、Ｂ、Ｃ・・・・
・・記憶装置、ａ・・・・・・演算部出力値、ｂ・・・
・・・従来例での記憶部格納値。Ｃ・・・・・本発明で
の記憶部格納値。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第 ３ 図 第 ４ 図 第５図
明図、第３図は本発明の記憶装置の第１の実施例の構成
図、第４図はその動作説明図、第６図は本発明の記憶装
置の第２の実施例の構成図である。 １・・・・・、演算部、２・・・・・・記憶部、３・・
・・・加算器、４・・・・・・フラグ、Ｂ、Ｃ・・・・
・・記憶装置、ａ・・・・・・演算部出力値、ｂ・・・
・・・従来例での記憶部格納値。Ｃ・・・・・本発明で
の記憶部格納値。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第 ３ 図 第 ４ 図 第５図
Claims (1)
- （１）記憶部と加算器とを備え、前記加算器の入力は、
前記記憶部に格納するデータの上位から記憶部のビット
幅のデータと、そのすぐ下位１ビツトのデータとに接続
し、その出力値を前記記憶部に接続してなる記憶装置。 ？）記憶部と、加算器と、フラグとを備え、前記加算器
の入力は、前記記憶部に格納するデータの上位から記憶
部のビット幅のデータと、そのすぐ下位１ビツトのデー
タとに接続し、その出力値は前記記憶部に接続され、前
記フラグは前記加算器に接続され、入力データの加算を
行うか、行なわないかの制御をする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58239188A JPS60129833A (ja) | 1983-12-19 | 1983-12-19 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58239188A JPS60129833A (ja) | 1983-12-19 | 1983-12-19 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60129833A true JPS60129833A (ja) | 1985-07-11 |
Family
ID=17041021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58239188A Pending JPS60129833A (ja) | 1983-12-19 | 1983-12-19 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60129833A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01171024A (ja) * | 1987-12-25 | 1989-07-06 | Ricoh Co Ltd | 対数演算回路装置 |
| JPH04136949U (ja) * | 1991-06-17 | 1992-12-21 | 株式会社村上開明堂 | 可倒式ドアミラー |
-
1983
- 1983-12-19 JP JP58239188A patent/JPS60129833A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01171024A (ja) * | 1987-12-25 | 1989-07-06 | Ricoh Co Ltd | 対数演算回路装置 |
| JPH04136949U (ja) * | 1991-06-17 | 1992-12-21 | 株式会社村上開明堂 | 可倒式ドアミラー |
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