JPH0498319A - ディジタル回路 - Google Patents
ディジタル回路Info
- Publication number
- JPH0498319A JPH0498319A JP2211989A JP21198990A JPH0498319A JP H0498319 A JPH0498319 A JP H0498319A JP 2211989 A JP2211989 A JP 2211989A JP 21198990 A JP21198990 A JP 21198990A JP H0498319 A JPH0498319 A JP H0498319A
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- JP
- Japan
- Prior art keywords
- circuit
- time
- signal
- continuation
- hold signal
- Prior art date
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- Pending
Links
- 239000000725 suspension Substances 0.000 claims description 2
- 230000002035 prolonged effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル回路に関し、特に算術演算回路に関
する。
する。
従来の算術演算回路は、一定周期のクロック信号に同期
した順序制御回路によって制御され、演算実行に割り当
てられる時間は一定である。ところが、算術演算回路が
演算を実行するために必要な時間は一定て′はなく、被
演算データに依存する。たとえば加算回路において５桁
上げが全く発生しない場合は、演算時間が最も短かく、
シかもデータのビット長に依存しないが、最下位ビット
から最上位ビットの区間で桁上げが発生する場合には、
演算時間は最も長くなり、しかもデータのビット長に依
存する。促って、クロ・ｌり周波数の上限は、最も演！
７峙間が長い場合を想定して定められる。
した順序制御回路によって制御され、演算実行に割り当
てられる時間は一定である。ところが、算術演算回路が
演算を実行するために必要な時間は一定て′はなく、被
演算データに依存する。たとえば加算回路において５桁
上げが全く発生しない場合は、演算時間が最も短かく、
シかもデータのビット長に依存しないが、最下位ビット
から最上位ビットの区間で桁上げが発生する場合には、
演算時間は最も長くなり、しかもデータのビット長に依
存する。促って、クロ・ｌり周波数の上限は、最も演！
７峙間が長い場合を想定して定められる。
このような従来の算術演算回路は、被演算データによら
ず一定の時間で演算しているため、同一クロック信号で
制御される全ての回路は、演算時間の長い算術演算回路
に同期して動作しなければならず、その結果回路の最大
性能を引き出すことができなかった、また、これとは逆
にクロック周期を短かく設定しておき、算術演算回路を
別の低速のクロックで動作させる構成が考えられるが、
この構成でも演算時間が最も長くなる場合を想定して算
術演算回路のクロック周期を設定しなければならないと
いう点においては全く同様であり、被演算データによっ
ては無駄な待ち時間が発生する。
ず一定の時間で演算しているため、同一クロック信号で
制御される全ての回路は、演算時間の長い算術演算回路
に同期して動作しなければならず、その結果回路の最大
性能を引き出すことができなかった、また、これとは逆
にクロック周期を短かく設定しておき、算術演算回路を
別の低速のクロックで動作させる構成が考えられるが、
この構成でも演算時間が最も長くなる場合を想定して算
術演算回路のクロック周期を設定しなければならないと
いう点においては全く同様であり、被演算データによっ
ては無駄な待ち時間が発生する。
たとえば加算回路の場合、被演算データのとり得る値が
すべて等確率であると仮定すると１桁上げ伝播区間の最
大長と、それに対する被演算データの発生確率を、４ビ
ツト、８ビツト、１２ビツトの加算回路について各々表
わしたのが、第４図、第５図、第６図である。１２ビツ
トの加算回路の場合（第６図）と例にとると、桁上げ伝
播区間の最大長が４ビツト以上になるのは、わずか１８
パーセントでしかない。第４図、第５図の場合も、はぼ
同様のパーセントとなる。
すべて等確率であると仮定すると１桁上げ伝播区間の最
大長と、それに対する被演算データの発生確率を、４ビ
ツト、８ビツト、１２ビツトの加算回路について各々表
わしたのが、第４図、第５図、第６図である。１２ビツ
トの加算回路の場合（第６図）と例にとると、桁上げ伝
播区間の最大長が４ビツト以上になるのは、わずか１８
パーセントでしかない。第４図、第５図の場合も、はぼ
同様のパーセントとなる。
本発明の目的は、前記間顕点を解決し、従来の算術演算
回路の無駄な待ち時間を解消し、回路の性能を常に効率
良く引き出せるようにしたディジタル回路を提供するこ
とにある。
回路の無駄な待ち時間を解消し、回路の性能を常に効率
良く引き出せるようにしたディジタル回路を提供するこ
とにある。
本発明のディジタル回路の構成は、被演算データを入力
し、演算実行時間を先見もしくは予測してその値が一定
値以上である場合に、継続保留信号を発生する演算時間
予測回路と、前記継続保留信号によって実行のｇ１続を
一時的に保留する順序制御回路とを備えることを特徴と
する。
し、演算実行時間を先見もしくは予測してその値が一定
値以上である場合に、継続保留信号を発生する演算時間
予測回路と、前記継続保留信号によって実行のｇ１続を
一時的に保留する順序制御回路とを備えることを特徴と
する。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のディジタル回路の算術演算
回路のブロック図である。
回路のブロック図である。
第１図において、本実施例のディジタル回路は、順序制
御回路２と、被演算データ・レジスタ７と、演算時間予
測回路１と、演算回路８とを含み、構成される。ここで
、順序制御回路２は、プログラム・カウンタ３と、制御
記憶４と、命令レジスタ５と、命令デコーダ６とを有す
る。
御回路２と、被演算データ・レジスタ７と、演算時間予
測回路１と、演算回路８とを含み、構成される。ここで
、順序制御回路２は、プログラム・カウンタ３と、制御
記憶４と、命令レジスタ５と、命令デコーダ６とを有す
る。
デコーダ６が出力する演算制御信号１３は、演算回路８
を制御すると同時に、演算時間予測回路１に入力する。
を制御すると同時に、演算時間予測回路１に入力する。
同時に、演算時間予測回路１は、被演算データ・レジス
タ７が出力する被演算データ１１を見て、演算時間を先
見、もしくは予測し、その値が一定値以上である場合に
、継続保留信号１２を発生する。この継続保留信号１２
が発生した場合には、プログラム・カウンタ３および命
令レジスタ５は、その動作を一時停止し、直前の状Ｂ（
保持する。その結果、演算回路８に割り当てられた演算
時間が延長される。
タ７が出力する被演算データ１１を見て、演算時間を先
見、もしくは予測し、その値が一定値以上である場合に
、継続保留信号１２を発生する。この継続保留信号１２
が発生した場合には、プログラム・カウンタ３および命
令レジスタ５は、その動作を一時停止し、直前の状Ｂ（
保持する。その結果、演算回路８に割り当てられた演算
時間が延長される。
尚、ここて′はマイクロプログラミング方式による順序
制御回路２を例に説明したが、結線論理による順序制御
回路の場合にも同様の制御が可能であることは明らかで
ある。
制御回路２を例に説明したが、結線論理による順序制御
回路の場合にも同様の制御が可能であることは明らかで
ある。
第２図は第１図の演算時間予測回路１の一例を示す論理
回路図である。
回路図である。
第２図において、人力データ２１が入力されるＡＮＤゲ
ート３０．排他的ＯＲゲート３１と、これらの８カと同
様な構成の他の出力とを入力とするＡＮＤゲート３２と
、これらの出力を入力とし継続保留信号２３を出力する
ＯＲゲート３３とと有する。
ート３０．排他的ＯＲゲート３１と、これらの８カと同
様な構成の他の出力とを入力とするＡＮＤゲート３２と
、これらの出力を入力とし継続保留信号２３を出力する
ＯＲゲート３３とと有する。
第２図において、本例は、加算における桁上げ伝播区間
が４ビツト以上となる場合を、入力データ２１および桁
上げ入力信号２２に基づいて先見し、継続保留信号２３
を生成する。
が４ビツト以上となる場合を、入力データ２１および桁
上げ入力信号２２に基づいて先見し、継続保留信号２３
を生成する。
第３図は演算時間予測に誤差を許す場合の演算時間予測
回路１の他側を示す論理回路図である。
回路１の他側を示す論理回路図である。
第３図において、入力データ３１を入力とする排他的Ｏ
Ｒゲート４０と１桁上げ入力信号３２とＯＲゲート４０
出力とと入力とするＡＮＤゲート・１１と−ＡＮＤゲー
ト４３と、ＯＲゲート・１２とを有する。本例は、入力
データ３１および桁上げ入力信号３２を入力し、これら
の値に基づいて加算時の桁上げ伝播区間長を１１ビＩト
以上６ビ１１〜以下の範囲の精度で予測し、継続保留信
号３３と生成する。前例と比較して多入力論理ゲートの
数が削減されているのが特徴である。
Ｒゲート４０と１桁上げ入力信号３２とＯＲゲート４０
出力とと入力とするＡＮＤゲート・１１と−ＡＮＤゲー
ト４３と、ＯＲゲート・１２とを有する。本例は、入力
データ３１および桁上げ入力信号３２を入力し、これら
の値に基づいて加算時の桁上げ伝播区間長を１１ビＩト
以上６ビ１１〜以下の範囲の精度で予測し、継続保留信
号３３と生成する。前例と比較して多入力論理ゲートの
数が削減されているのが特徴である。
以上説明したように、本発明は、被演算データから演算
実行時間を予測してこれに対して算術演算回路に対して
割り当てられた処理時間を変化させることによって、算
術演算回路の性鮭を常に効率よく引き出す効果がある。
実行時間を予測してこれに対して算術演算回路に対して
割り当てられた処理時間を変化させることによって、算
術演算回路の性鮭を常に効率よく引き出す効果がある。
１．・桁上げ入力信号、３３・・・ｍ続保留信号。
Claims (1)
- 【特許請求の範囲】 １、被演算データを入力し、演算実行時間を先見もしく
は予測してその値が一定値以上である場合に、継続保留
信号を発生する演算時間予測回路と、前記継続保留信号
によって実行の継続を一時的に保留する順序制御回路と
を備えることを特徴とするディジタル回路。 ２、演算時間予測回路で発生する継続保留信号が、所定
範囲内の誤差を含む信号である請求項１記載のディジタ
ル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211989A JPH0498319A (ja) | 1990-08-10 | 1990-08-10 | ディジタル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211989A JPH0498319A (ja) | 1990-08-10 | 1990-08-10 | ディジタル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0498319A true JPH0498319A (ja) | 1992-03-31 |
Family
ID=16615052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2211989A Pending JPH0498319A (ja) | 1990-08-10 | 1990-08-10 | ディジタル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0498319A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999031573A1 (fr) * | 1997-12-17 | 1999-06-24 | Kabushiki Kaisha Ultraclean Technology Research Institute | Procede et circuit semi-conducteur pour effectuer des operations arithmetiques |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4912736A (ja) * | 1972-05-09 | 1974-02-04 | ||
| JPS5730002A (en) * | 1980-06-23 | 1982-02-18 | Sperry Rand Corp | Device and method for generating variable speed cycle time for synchronizing machine |
| JPH02129720A (ja) * | 1988-11-10 | 1990-05-17 | Mitsubishi Electric Corp | 演算処理装置 |
-
1990
- 1990-08-10 JP JP2211989A patent/JPH0498319A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4912736A (ja) * | 1972-05-09 | 1974-02-04 | ||
| JPS5730002A (en) * | 1980-06-23 | 1982-02-18 | Sperry Rand Corp | Device and method for generating variable speed cycle time for synchronizing machine |
| JPH02129720A (ja) * | 1988-11-10 | 1990-05-17 | Mitsubishi Electric Corp | 演算処理装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999031573A1 (fr) * | 1997-12-17 | 1999-06-24 | Kabushiki Kaisha Ultraclean Technology Research Institute | Procede et circuit semi-conducteur pour effectuer des operations arithmetiques |
| US6728745B1 (en) | 1997-12-17 | 2004-04-27 | Tadahiro Ohmi | Semiconductor circuit for arithmetic operation and method of arithmetic operation |
| US7296048B2 (en) | 1997-12-17 | 2007-11-13 | Tadahiro Ohmi | Semiconductor circuit for arithmetic processing and arithmetic processing method |
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