JPS6159914A

JPS6159914A - デイジタル圧縮装置

Info

Publication number: JPS6159914A
Application number: JP18063684A
Authority: JP
Inventors: Shokichi Mori; 森　章吉; Hirohisa Karibe; 雁部　洋久; Toshihiko Matsumura; 俊彦松村; Akira Ito; 明伊藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1984-08-31
Filing date: 1984-08-31
Publication date: 1986-03-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はディジタル圧縮装置に関し、特にリニアコード
を７１則コードに変換するディジタル圧縮装置に関する
。

本発明のディジタル圧縮装置は、例えばＰＣＭ通信にお
いて音声信号の１１ニアコードをμ則コードに非直線符
号化する際に用いられる。

〔従来の技術〕

ＰＣＭ通信においては、伝送される音声信号を、大振幅
で粗く小逗幅で細かく量子化する非直線符号化により８
ビット程度の符号長に圧縮して伝送することが一般に行
われている。この非直線符号化方法としては各種の方法
が知られてお夛、効率よくディジタル符号化を行える方
法としてμ則コードによる折線形圧伸方法がある。

μ則コードは、例えば第２図に示されるような８ビ、ト
構成のものであり、最上位ビ、　）　（ＭＳＢ）の符号
ビット部Ｓが符号ビットを示し、次の３ビ、トのセグメ
ント部ａｅｇがセグメント値を、下位４ピ、トのステッ
プ部５ｔｅｐがセグメント値内におけるステップ値を示
す。セグメント値とステップ値の関係が第３図に示され
る。セグメント値は５ＥＧ（０）〜５ＥＧ（７）の計８
個あり、各セグメント値内は１６個のステップに分割さ
れ各ステップの位置はステ、プ値によシ指定される。相
隣るセグメント値Ｖこおける量子化ステ、グの比は２と
なる。

このような１１則コードとリニアコードとの間の圧伸変
換方法としては、従来、ＲＯＭ対応表による方法（Ｔａ
ｂｊ＠Ｌｏｏｋ　ｕｐ）、並列演算回路による方法、あ
るいは直列演算回路による方法などがある。

ＲＯＭ対応表による方法は１１則コードとリニアコード
との変換対応表をＲＯＭに書き込んで置いてこれを読み
出すことによりＬ／μ変換を行う方法である。

後二者の方法は、論理演算回路によシ変換を行う方法で
ある。

〔発明が解決しようとする問題点〕

ＲＯＭ対応表による方法は処理時間は速いがＲＯＭを必
要とするため回路規模が大きくなるという問題点がある
。特にこのことは装置をＬＳＩ化する際゛　に問題とな
る。同様に並列演算回路による方法も処理時間は速いが
、回路規模が大きくなるという問題点がある。また直列
演算回路による方法は回路規模は小さいが、処理時間が
遅いという問題点がある。

〔問題点を解決するための手段〕

上述の問題点を解決するために、本発明においては、リ
ニアコードに所定の定数を加算する直列演算手段、該直
列演算手段による加算値のうちからμ則コードのセグメ
ント値を表示するビットノ位置を検出しそのビット位置
からセグメント値を求める手段、および、該セグメント
値を表示するビット位置に基づいて該加算値のうちから
μ則コードのステップ値を求める手段を具備したことを
特徴とするディジタル圧縮装置が提供される。

〔作用〕

直列演算手段によ５１Ｊ　ニアコードに所定の定数を加
昇する。その結果得られる加算値における成る特定のビ
ットはそのビット位置が各セグメント値を表示したもの
となるので、該特定のビットの位置を検出することによ
シμ則コードのセグメント値が求まる、さらにこの特定
のビットの位置から所定の位置関係にあるビットによっ
てμ則コードのステップ値が求まる。

よりてリニアコードをμ即コードに圧縮することができ
る。

〔実施例〕

本発明の一実施例としてのディジタル圧縮装置が第１図
に示される。

第１図において、１６ビツトで２の補数表示されたリニ
アコードＳＲが入力データとしてシフトレジスタ１にシ
リアルに入力される。リニアコードＳＲの構成は、第４
図に示されるように、最上位のビット（ＭＳ　Ｂ　）が
符号ビット、続く１５ビツトがデータビ、トとなってい
る。

シフトレジスタ１からはリニアコードＳＨの符号ビット
が直列補数回路２０入力端子２ａおよびレジスタ１４の
入力端子１４ａに導かれるとともに、データビットが直
列補数回路２０入力端子２ｂにシリアルに導かれる。直
列補数回路２は検出した符号ビットに基づいて入力デー
タの絶対値ＩＭを得、これを直列加算器３の一方の入力
端子３ａに供給する。

直列加算器３の他方の入力端子３ｂには定数：＆１（６
０２１（１６進表示）が入力される。直列加算器３の出
力はシフトレジスタ４およびフリップフロップ５の各入
力端子に導かれる。フリップフロップ５はリニアコード
ＳＲの１６ビツト目を保持するように構成されており、
その出力はアンドゲートロの入力端子およびアンドｆ−
１７の反転入力端子に導かれる。アンドｆ−１６の他方
の入力端子には制限値としての定数：　＆ＨＩ　ＦＯＯ
が導かれ、またアンドゲート７の他方の入力端子にはシ
フトレジスタ４からＩＭがシリアルに導かれる。アンド
ダート６．７の各出力はオアゲート８の各入力端子に導
かれておシ、オアｆ−ト８の出カバユニバーサル・シフ
トレジスタ９の入力端子９ａに導かれる。

ユニバーサル・シフトレジスタ９はそのシリアル出力端
子９ｃがナンドｒ−）１０の一方の入力端子に接続され
、４ビツト・クラレル出力端子９ｄカインパータ１２を
介してレジスタ１４０入力端子１’４ｃに接続される。

このユニバーサル・シフトレジスタ９は、入力信号の１
３ビツト目でシフト方向を逆にして上位ビットから順に
シリアル出力端子９ｃに信号を送出するとともに、シリ
アル出力端子９ｃから出力されているビットの下位４ビ
、トを４ビットパラレル信号として・ンラレル出力端子
９ｄから出力するように構成される。

ナンドダート１０の他方の入力端子には制御信号が導か
れる。この制御信号は液換動作を行っている間は″１ｎ
レベルとなる。ナンドダート１０の出力はアンドゲート
１１の一方の入力端子に導かれ、アンドヶ”−ト１１の
他方の入力端子には基準クロックＣＫが導かれる。アン
ドゲート１１の出力はシフトレジスタ９のりＦ２り入力
端子およびカウンタ１３の入力端子に導かれる。

カウンタ３からは３ピツトのセグメント値ｓｅｇとして
の出力がレノスタ８の入力端子１４ｂに導かれる。レジ
スタ８０入力端子１４ｃには４ビツトのステップ値５ｔ
ｅｐとしての出力が導かれており、レノスタ８は符号ビ
ットＩＳ、セグメント値ｓｅｇ、ステップ値５ｔｏｐか
らなる８ビツトの１１則コードｓｐを出力する。

本発明のディソタル圧縮装置の動作の理解を容易にする
ために、本発明装置におけるＬ／／Ｚ変換アルプリズム
が第１表を参照しつつ以下に説明される。第１表におい
て、左欄にはセグメント値、中央欄には各セグメント値
においてステップ値がゼロの場合のリニアなセグメント
境界値を２進数で表示したもの、右欄には該ＩＪ　ニア
なセグメント境界値に１６進表示で＆Ｈ６０２１の定数
（２進表示で”０１１０　００００　００１０　０００
１’の定数）を加算したもの、がそれぞれ示されている
。

以下余白第１表の右欄から明らかなように、セグメント値は、セ
グメント境界値＋＆Ｈ６０２１の加算値のうちの１３ビ
・、ト目以降で最も上位にたっている１１１の位置によ
シ決定され、ステップ値はその＠１１よシ下位４ビット
が示す値となる。また、最上位ビットＭＳＢ（下位から
１６ビツト目）に＠１＃がたつか否かで入力データが変
換可能な限界値を超えているか否かを検出することがで
きる。

第１図装置の動作が以下に説明される。

２の補数表示された１６ビツトのリニアコードＳＲがシ
フトレジスタ１にシリアルに入力されると、シフトレジ
スタ１は該リニアコードＳＲをシリアル−・臂うレル変
換した形で一時記憶し、符号ビットＩＳを検出して直列
補数回路２０入力端子２ａに送夛、同時にデータビット
をシリアルに直列補数回路２０入力端子２ｂに送る。

直列補数回路２は符号ビットに基づいて入力データの絶
対値であるＩＭを求め、核ＩＭを直列加算器３にシリア
ルに送る。直列加ｎ器３では入力されたＩＭに定数：＆
Ｈ６０２１（２進数の０１１０　０１３００　００１０
　０（１０１”）を直列加算して、その加３゛マ、値を
シフトレジスタ４に送って一時保持させる。

フリップフロップ５は直列加算器３の加算出力の１６ビ
ツト目を保持する。この１６ビツト目に“１″がたって
いる場合には入力データが変換可能な限界値を超えてい
るものと判断される。この場合にはリミット値としての
定数：＆ＨＩＦＯＯ（１６進数）を以降の回路に与え、
回路の誤動作を防ぐ。すなわち、フリップフロップ５が
１６ビツト目に“１”を検出すると、アンドデードアを
閉じるとともにアンドダート６を開き、足載：＆　ＨＩ
　Ｆ　ＯＯをアンドゲート６、オフ１’−ト８を介シテ
ユニバーサル・シフトレジスタ９にシリアルに送る。

フリップフロップで検出された１６ビツト目が１０＃の
場合は、アンドｆ−）６が閉じられてアンドゲート７が
開かれ、シフトレジスタ４から加算出力がアンピケ９−
ドアおよびオア？−ト８を介してユニバーサル・シフト
レジスタ９に入力される。

ユニバーサル・シフトレジスタ９は加算器出力が１３ビ
ツト目まで入力されると、シフト方向を逆にして上位ビ
ットからシリアルにナンドダート１０に供給を開始し、
それと同時にカウンタ１３はリセットされてアンドダー
ト１１を介して供給される基準クロックｃｋのカウント
を始める。この基準クロックｃｋはユニバーサル・シフ
トレジスタ９のクロック入力端子９ｂに供給される。

この基準クロックｅｋに同期して加算値の１３ビツト目
以降が上位ビットからシリアルにナンドダート１０に供
給され、そして１３ビツト目以降で最も上位にたってい
る“１″がナントゲート１０に入力されると、ナンドダ
ート１０はアンドゲート１１を閉じて基準クロックｃｋ
がユニバーサル・シフトレジスタ９およびカウンタ１３
に供給されないようにする。

この先頭ビットの１″の位置は笛１表からも明らかなよ
うにセグメント値に対応してお９、したがってカウンタ
１３の内容はセグメント値を表すことになる。

シフトレジスタ９は検出された先頭ビットの“１＃の位
置から下位４ビツトをインバータ１２を介してレジスタ
１４に送る。この下位４ビツトはステップ値を表す。こ
れらの値がレジスタ１４にストアされるタイミングは、
ユニバーサル・シフトレジスタ９が逆方向ヘシフトし始
めてから７クロツク目に設定される。これはユニバーサ
ル・シフトレジスタ９に置数される最も小さな値（第１
表のＳｌｉ；Ｇ（０））の先頭ビット検出に対応してい
る。

レジスタ１４は、入力された符号ビットエＳ１セグメン
ト値ｓｅｇ、ステップ値を第２図の形式の８ビツトのμ
則コードとして出力する。このように、装置に入力され
た１６ビツトのリニアコードＳＲは８ビツトのμ則コー
ドＳＰに圧縮される。

〔発明の効果〕

本発明によれば、リニアコードに定数を加算して直列処
理することによυ、Ｌ／／１変侠を効率的に行い回路規
模を縮小することができ、コストダウンにかな９の効果
が期待できる。また装置ｉ　ＬＳＩ化する際にはＫｍ対
応表としてのＲＯＭが不要となるので、有利である。

【図面の簡単な説明】

第１図は本発明の一実施例としてのディソタル圧縮装置
のブロック図、第２図はμ則コードの構成を示す図、第
３図はμ則コードのセグメント値とステップ値の関係を
示す図、第４図はリニアコードの構成を示す図である。１・・・シフトレジスタ、２・・・直列補数回路、３・
・・直列加算器、４・・・シフトレジスタ、５・・・フ
リップフロップ、９・・・ユニバーサル・シフトレジス
タ、１３・・・カウンタ、１４・・・レジスタ。

Claims

【特許請求の範囲】

リニアコードに所定の定数を加算する直列演算手段、該
直列演算手段による加算値のうちからμ則コードのセグ
メント値を表示するビットの位置を検出しそのビット位
置からセグメント値を求める手段、および、該セグメン
ト値を表示するビット位置に基づいて該加算値のうちか
らμ則コードのステップ値を求める手段を具備したこと
を特徴とするディジタル圧縮装置。