JP3029926B2 - Ｄａ変換器 - Google Patents
Ｄａ変換器Info
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- JP3029926B2 JP3029926B2 JP4239301A JP23930192A JP3029926B2 JP 3029926 B2 JP3029926 B2 JP 3029926B2 JP 4239301 A JP4239301 A JP 4239301A JP 23930192 A JP23930192 A JP 23930192A JP 3029926 B2 JP3029926 B2 JP 3029926B2
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Description
【０００１】
【産業上の利用分野】本発明はＤＡ変換器に係り、特に
並列データの各ビット毎に設けた複数のアナログスイッ
チをオン・オフし、各ビット毎に重み付けられた電圧又
は電流を加算することで並列データをＤＡ変換するマル
チビット型（並列型）のＤＡ変換器に関する。
並列データの各ビット毎に設けた複数のアナログスイッ
チをオン・オフし、各ビット毎に重み付けられた電圧又
は電流を加算することで並列データをＤＡ変換するマル
チビット型（並列型）のＤＡ変換器に関する。
【０００２】
【従来の技術】例えば、ＣＤプレーヤ等のディジタルオ
ーディオシステムにおいて、ディジタルオーディオデー
タをアナログオーディオ信号に変換する際に用いるＤＡ
変換器は、並列データの各ビット毎に設けた複数のアナ
ログスイッチをオン・オフし、各ビット毎に重み付けら
れた電圧又は電流を加算することでＤＡ変換するマルチ
ビット型（並列型）が一般的である。
ーディオシステムにおいて、ディジタルオーディオデー
タをアナログオーディオ信号に変換する際に用いるＤＡ
変換器は、並列データの各ビット毎に設けた複数のアナ
ログスイッチをオン・オフし、各ビット毎に重み付けら
れた電圧又は電流を加算することでＤＡ変換するマルチ
ビット型（並列型）が一般的である。
【０００３】このマルチビット型ＤＡ変換器では、各ア
ナログスイッチが各々に対応するビットデータの論理変
化に基づき開閉する際、同時に動作すれば問題はない
が、実際には、並列データのビット間スキュ及びアナロ
グスイッチの動作遅延時間のバラツキ等で開閉タイミン
グにずれが生じて、所謂グリッチ雑音がアナログ出力に
乗ってしまう。特に並列データのＭＳＢが変化するとき
に発生するグリッチ雑音が目立ち、大きな零クロス歪が
生じたり、ノイズが出るのでそのままではアナログ出力
できない。
ナログスイッチが各々に対応するビットデータの論理変
化に基づき開閉する際、同時に動作すれば問題はない
が、実際には、並列データのビット間スキュ及びアナロ
グスイッチの動作遅延時間のバラツキ等で開閉タイミン
グにずれが生じて、所謂グリッチ雑音がアナログ出力に
乗ってしまう。特に並列データのＭＳＢが変化するとき
に発生するグリッチ雑音が目立ち、大きな零クロス歪が
生じたり、ノイズが出るのでそのままではアナログ出力
できない。
【０００４】従来は、グリッチ雑音を除去若しくは抑圧
するため、電流出力型ＤＡ変換器の出力側に設けるＩ−
Ｖ変換器をサンプルホールド回路で構成し、ＤＡ変換器
出力をグリッチ雑音のない期間でサンプルホールドする
か、ＭＳＢを各々ＨとＬに固定した２つのＤＡ変換器を
用いて正負半波動作を行わせ、２つのＤＡ変換器の出力
を加算するようにしていた。
するため、電流出力型ＤＡ変換器の出力側に設けるＩ−
Ｖ変換器をサンプルホールド回路で構成し、ＤＡ変換器
出力をグリッチ雑音のない期間でサンプルホールドする
か、ＭＳＢを各々ＨとＬに固定した２つのＤＡ変換器を
用いて正負半波動作を行わせ、２つのＤＡ変換器の出力
を加算するようにしていた。
【０００５】
【発明が解決しようとする課題】しかしながら、前者の
サンプルホールド回路を用いる方法では、グリッチ雑音
を除去できるものの、サンプルホールドスイッチをオン
・オフする際に発生するスイッチングノイズや、サンプ
ルパルスのアナログ系への混入により、新たなノイズが
アナログ出力に乗ってしまうという問題があった。ま
た、後者の２つのＤＡ変換器を用いる方法では、ＤＡ変
換器でのＭＳＢの変化が無くなるので大きなグリッチ雑
音の発生を阻止できが、ＤＡ変換器が２つ必要なので構
成上の負担が大きく、また、２つのＤＡ変換器の直線性
等の性能の不一致からアナログ出力に大きな歪が生じた
りする問題があった。以上から、本発明の目的は余計な
ノイズや歪を発生することなくグリッチ雑音を抑圧で
き、構成上の負担が小さいＤＡ変換器を提供することで
ある。
サンプルホールド回路を用いる方法では、グリッチ雑音
を除去できるものの、サンプルホールドスイッチをオン
・オフする際に発生するスイッチングノイズや、サンプ
ルパルスのアナログ系への混入により、新たなノイズが
アナログ出力に乗ってしまうという問題があった。ま
た、後者の２つのＤＡ変換器を用いる方法では、ＤＡ変
換器でのＭＳＢの変化が無くなるので大きなグリッチ雑
音の発生を阻止できが、ＤＡ変換器が２つ必要なので構
成上の負担が大きく、また、２つのＤＡ変換器の直線性
等の性能の不一致からアナログ出力に大きな歪が生じた
りする問題があった。以上から、本発明の目的は余計な
ノイズや歪を発生することなくグリッチ雑音を抑圧で
き、構成上の負担が小さいＤＡ変換器を提供することで
ある。
【０００６】
【課題を解決するための手段】上記課題は本発明におい
ては、各々、ラッチストローブ信号を入力して並列デー
タの各ビットデータを個別にラッチする複数のラッチ回
路を有し、該ラッチ回路でラッチされた並列データに基
づき各ビット毎に設けられた複数のアナログスイッチを
オン・オフし、各ビット毎に重み付けられた電圧又は電
流を加算することで並列データをＤＡ変換するＤＡ変換
器において、ＭＳＢを含む少なくとも上位ビット側の１
または複数のラッチ回路に入力される各ラッチストロー
ブ信号のタイミングを、個別に、調整可能とする１また
は複数の調整手段を設けたことにより達成される。
ては、各々、ラッチストローブ信号を入力して並列デー
タの各ビットデータを個別にラッチする複数のラッチ回
路を有し、該ラッチ回路でラッチされた並列データに基
づき各ビット毎に設けられた複数のアナログスイッチを
オン・オフし、各ビット毎に重み付けられた電圧又は電
流を加算することで並列データをＤＡ変換するＤＡ変換
器において、ＭＳＢを含む少なくとも上位ビット側の１
または複数のラッチ回路に入力される各ラッチストロー
ブ信号のタイミングを、個別に、調整可能とする１また
は複数の調整手段を設けたことにより達成される。
【０００７】
【作用】本発明によれば、各調整手段で、ＭＳＢを含む
少なくとも上位ビット側の１または複数のラッチ回路に
入力される各ラッチストローブ信号のタイミングを、個
別に調整して、下位ビット側との間に存在するラッチ回
路出力のビット間スキュ、アナログスイッチの動作遅延
時間のバラツキを吸収する。これにより、ビット論理の
変化時に大きなグリッチ雑音を発生する上位ビット側の
アナログスイッチの開閉動作タイミングを下位側と合わ
せることができ、大きなグリッチ雑音の発生を抑圧する
ことができる。しかも、アナログ出力に新たなノイズが
乗ったり、歪が生じたりせず、ＤＡ変換器自体は１つで
済むので回路構成も簡単である。
少なくとも上位ビット側の１または複数のラッチ回路に
入力される各ラッチストローブ信号のタイミングを、個
別に調整して、下位ビット側との間に存在するラッチ回
路出力のビット間スキュ、アナログスイッチの動作遅延
時間のバラツキを吸収する。これにより、ビット論理の
変化時に大きなグリッチ雑音を発生する上位ビット側の
アナログスイッチの開閉動作タイミングを下位側と合わ
せることができ、大きなグリッチ雑音の発生を抑圧する
ことができる。しかも、アナログ出力に新たなノイズが
乗ったり、歪が生じたりせず、ＤＡ変換器自体は１つで
済むので回路構成も簡単である。
【０００８】また、前記各調整手段を、ラッチストロー
ブ信号を２系統に分けながら独立してタイミングを調整
可能な２つの調整回路と、調整手段の対象とするビット
データの前回と今回の論理変化方向を検出し、該検出し
た論理変化方向に基づき択一的に２つの調整回路の内の
一方の出力を選択してラッチ回路へ出力させる論理変化
方向検出・選択回路から構成し、ビットデータの論理が
Ｌ→Ｈに変化する場合と、Ｈ→Ｌに変化する場合に分け
て、ラッチストローブ信号のタイミングを調整し、論理
変化の方向を問わずに、上位ビット側と下位ビット側と
の間で、ラッチ回路出力にビット間スキュが生じたり、
アナログスイッチの動作遅延時間のバラツキが生じない
ようにする。これにより、常に、グリッチ雑音を最小の
レベルに抑えることができるようになる。
ブ信号を２系統に分けながら独立してタイミングを調整
可能な２つの調整回路と、調整手段の対象とするビット
データの前回と今回の論理変化方向を検出し、該検出し
た論理変化方向に基づき択一的に２つの調整回路の内の
一方の出力を選択してラッチ回路へ出力させる論理変化
方向検出・選択回路から構成し、ビットデータの論理が
Ｌ→Ｈに変化する場合と、Ｈ→Ｌに変化する場合に分け
て、ラッチストローブ信号のタイミングを調整し、論理
変化の方向を問わずに、上位ビット側と下位ビット側と
の間で、ラッチ回路出力にビット間スキュが生じたり、
アナログスイッチの動作遅延時間のバラツキが生じない
ようにする。これにより、常に、グリッチ雑音を最小の
レベルに抑えることができるようになる。
【０００９】
【実施例】図１は本発明の実施例構成図である。なお、
図１はＣＤプレーヤの信号再生系の一部を示す。１はデ
ィジタルフィルタであり、オーバーサンプリングしたデ
ィジタルオーディオデータ（ｎビット並列データ）を出
力端子Ｄ0 〜Ｄn-1 から並列出力する。ディジタルフィ
ルタ１は出力端子Ｄ0 〜Ｄn-1 のデータが確定する毎
に、ＤＳ端子から第１データストローブ信号ＤＳ1 を出
力する。２は遅延回路であり、第１データストローブ信
号ＤＳ1 を一定時間τa だけ遅延させ、第２データスト
ローブ信号ＤＳ2 を出力する。
図１はＣＤプレーヤの信号再生系の一部を示す。１はデ
ィジタルフィルタであり、オーバーサンプリングしたデ
ィジタルオーディオデータ（ｎビット並列データ）を出
力端子Ｄ0 〜Ｄn-1 から並列出力する。ディジタルフィ
ルタ１は出力端子Ｄ0 〜Ｄn-1 のデータが確定する毎
に、ＤＳ端子から第１データストローブ信号ＤＳ1 を出
力する。２は遅延回路であり、第１データストローブ信
号ＤＳ1 を一定時間τa だけ遅延させ、第２データスト
ローブ信号ＤＳ2 を出力する。
【００１０】３はＤＡ変換器であり、この内、４−１〜
４−ｎは並列データのビット間スキュを抑圧するために
各ビット毎に設けられたラッチ回路、５−１〜５−ｎは
アナログスイッチ、６−１〜６−ｎは電流源であり、６
−ｊは電流値がＩ／２j-1 に設定されている。７はアナ
ログ出力端子であり、ここでは電流出力型となっている
が、該端子７にＩ−Ｖ変換器を設けることで電圧出力型
とすることもできる。
４−ｎは並列データのビット間スキュを抑圧するために
各ビット毎に設けられたラッチ回路、５−１〜５−ｎは
アナログスイッチ、６−１〜６−ｎは電流源であり、６
−ｊは電流値がＩ／２j-1 に設定されている。７はアナ
ログ出力端子であり、ここでは電流出力型となっている
が、該端子７にＩ−Ｖ変換器を設けることで電圧出力型
とすることもできる。
【００１１】８は遅延回路であり、第２データストロー
ブ信号ＤＳ2 を一定時間τb だけ遅延させてラッチスト
ローブ信号ＲＳc を作成し、並列データの内、ｋＳＢ〜
ＬＳＢの下位ビット側の各ラッチ回路４−ｋ〜４−ｎへ
出力する。第２データストローブ信号ＤＳ2 とラッチス
トローブ信号ＲＳc は出力端子Ｄ 0 〜Ｄn-1 のデータが
確定している間に出力されるものとする。
ブ信号ＤＳ2 を一定時間τb だけ遅延させてラッチスト
ローブ信号ＲＳc を作成し、並列データの内、ｋＳＢ〜
ＬＳＢの下位ビット側の各ラッチ回路４−ｋ〜４−ｎへ
出力する。第２データストローブ信号ＤＳ2 とラッチス
トローブ信号ＲＳc は出力端子Ｄ 0 〜Ｄn-1 のデータが
確定している間に出力されるものとする。
【００１２】９−１〜９−（ｋ−１）は、各々、ラッチ
回路４−１〜４−（ｋ−１）に入力されるラッチストロ
ーブ信号ＲＳ1 〜ＲＳk-1 のタイミングを個別に調整す
る調整手段である。なお、ここでは、ＬＳＢ〜ｋＳＢは
グリッチ雑音レベルへの影響度が少なく、（ｋ−１）〜
ＭＳＢは影響度が大きいとして区別している。
回路４−１〜４−（ｋ−１）に入力されるラッチストロ
ーブ信号ＲＳ1 〜ＲＳk-1 のタイミングを個別に調整す
る調整手段である。なお、ここでは、ＬＳＢ〜ｋＳＢは
グリッチ雑音レベルへの影響度が少なく、（ｋ−１）〜
ＭＳＢは影響度が大きいとして区別している。
【００１３】調整手段９−１〜９−（ｋ−１）は全く同
様に構成されており、この内、調整手段９−１の具体的
構成を図２に示す。１０は第２データストローブ信号Ｄ
Ｓ2 を入力するバッファ、１１と１２は各々半固定抵抗
ＶＲとコンデンサＣから構成された可変遅延回路から成
る第１調整回路と第２調整回路であり、バッファ１０を
介して第２データストローブ信号ＤＳ2 を２系統に分け
ながら入力し、独立してタイミングを調整した遅延第２
データストローブ信号ＤＳ21´とＤＳ22´を出力する。
様に構成されており、この内、調整手段９−１の具体的
構成を図２に示す。１０は第２データストローブ信号Ｄ
Ｓ2 を入力するバッファ、１１と１２は各々半固定抵抗
ＶＲとコンデンサＣから構成された可変遅延回路から成
る第１調整回路と第２調整回路であり、バッファ１０を
介して第２データストローブ信号ＤＳ2 を２系統に分け
ながら入力し、独立してタイミングを調整した遅延第２
データストローブ信号ＤＳ21´とＤＳ22´を出力する。
【００１４】１３と１４はバッファ、１５は論理変化方
向検出・選択回路であり、この内、１６は第１データス
トローブ信号ＤＳ1 をラッチストローブ信号としてＭＳ
Ｂデータ（Ｄn-1 ）をラッチするラッチ回路、１７はラ
ッチ回路４−１の出力を反転する反転バッファ、１８は
ラッチ回路１６の出力を反転する反転バッファ、１９は
第１調整回路１１、ラッチ回路１６、反転バッファ１７
の各出力のＮＡＮＤを取るＮＡＮＤ回路、２０は第２調
整回路１２、ラッチ回路４−１、反転バッファ１８の各
出力のＮＡＮＤを取るＮＡＮＤ回路、２１はＮＡＮＤ回
路１９と２０の２つの出力のＮＡＮＤを取るＮＡＮＤ回
路であり、該ＮＡＮＤ回路２１からラッチストローブ信
号ＲＳ1 がラッチ回路４−１に入力されるようになって
いる。
向検出・選択回路であり、この内、１６は第１データス
トローブ信号ＤＳ1 をラッチストローブ信号としてＭＳ
Ｂデータ（Ｄn-1 ）をラッチするラッチ回路、１７はラ
ッチ回路４−１の出力を反転する反転バッファ、１８は
ラッチ回路１６の出力を反転する反転バッファ、１９は
第１調整回路１１、ラッチ回路１６、反転バッファ１７
の各出力のＮＡＮＤを取るＮＡＮＤ回路、２０は第２調
整回路１２、ラッチ回路４−１、反転バッファ１８の各
出力のＮＡＮＤを取るＮＡＮＤ回路、２１はＮＡＮＤ回
路１９と２０の２つの出力のＮＡＮＤを取るＮＡＮＤ回
路であり、該ＮＡＮＤ回路２１からラッチストローブ信
号ＲＳ1 がラッチ回路４−１に入力されるようになって
いる。
【００１５】このように構成された調整手段９−１の動
作を図３と図４のタイムチャートを参照して説明する。
なお、第１調整回路１１の可変遅延時間をτ1 、第２調
整回路１２の可変遅延時間をτ2 とする。まず、ＭＳＢ
データ（Ｄn-1 ）が前回から今回にかけてＬ→Ｈに変化
する場合（図３参照）、今回のデータをラッチ回路４−
１がラッチする前には、該ラッチ回路４−１からＬが出
力されており、反転バッファ１７からはＨが出力されて
いる。ｔ1 で第１データストローブ信号ＤＳ1 が入力さ
れると、Ｄn-1 がラッチ回路１６でラッチされて該ラッ
チ回路１６の出力がＨに変わり、反転回路１８からはＬ
が出力される。ｔ1 からτa 経過して第２データストロ
ーブ信号ＤＳ2 が入力されると、第１調整回路１１よ
り、τ1 だけ遅延された遅延第２データストローブ信号
ＳＤ21´が出力され、第２調整回路１２より、τ2 だけ
遅延された遅延第２データストローブ信号ＳＤ22´が出
力される。
作を図３と図４のタイムチャートを参照して説明する。
なお、第１調整回路１１の可変遅延時間をτ1 、第２調
整回路１２の可変遅延時間をτ2 とする。まず、ＭＳＢ
データ（Ｄn-1 ）が前回から今回にかけてＬ→Ｈに変化
する場合（図３参照）、今回のデータをラッチ回路４−
１がラッチする前には、該ラッチ回路４−１からＬが出
力されており、反転バッファ１７からはＨが出力されて
いる。ｔ1 で第１データストローブ信号ＤＳ1 が入力さ
れると、Ｄn-1 がラッチ回路１６でラッチされて該ラッ
チ回路１６の出力がＨに変わり、反転回路１８からはＬ
が出力される。ｔ1 からτa 経過して第２データストロ
ーブ信号ＤＳ2 が入力されると、第１調整回路１１よ
り、τ1 だけ遅延された遅延第２データストローブ信号
ＳＤ21´が出力され、第２調整回路１２より、τ2 だけ
遅延された遅延第２データストローブ信号ＳＤ22´が出
力される。
【００１６】遅延第２データストローブ信号ＳＤ21´を
入力している間、ＮＡＮＤ回路１９は他の２つの入力が
Ｈなので、出力がＳＤ21´を反転したＬとなる。一方、
ＮＡＮＤ回路２０は遅延第２データストローブ信号ＳＤ
22´以外の入力がＬなので出力はＨのままである。よっ
て、ＮＡＮＤ回路２１は遅延第２データストローブ信号
ＳＤ21´がＨの間、Ｈレベルとなるラッチストローブ信
号ＲＳ1 をラッチ回路４−１へ出力することになる。ラ
ッチストローブ信号ＲＳ1 を入力したラッチ回路４−１
はＭＳＢデータ（Ｄ n-1 ）をラッチし、出力をＬ→Ｈへ
変化させる。該変化に付勢されてそれまで開いていたア
ナログスイッチ５−１が閉じる。
入力している間、ＮＡＮＤ回路１９は他の２つの入力が
Ｈなので、出力がＳＤ21´を反転したＬとなる。一方、
ＮＡＮＤ回路２０は遅延第２データストローブ信号ＳＤ
22´以外の入力がＬなので出力はＨのままである。よっ
て、ＮＡＮＤ回路２１は遅延第２データストローブ信号
ＳＤ21´がＨの間、Ｈレベルとなるラッチストローブ信
号ＲＳ1 をラッチ回路４−１へ出力することになる。ラ
ッチストローブ信号ＲＳ1 を入力したラッチ回路４−１
はＭＳＢデータ（Ｄ n-1 ）をラッチし、出力をＬ→Ｈへ
変化させる。該変化に付勢されてそれまで開いていたア
ナログスイッチ５−１が閉じる。
【００１７】ここで、ラッチストローブ信号ＲＳ1 がラ
ッチ回路４−１に入力されるタイミングは第１調整回路
１１の半固定抵抗ＶＲの調整で調整することができ、該
タイミングを調整して、ｔ1 からアナログスイッチ５−
１が閉じるまでに要する時間Ｔ11も調整することができ
る。そこで、例えば、ｋＳＢデータ（Ｄn-k ）が前回か
ら今回に掛けてＬ→Ｈと変化し、ｔ1 よりアナログスイ
ッチ５−ｋが開から閉に変化するまでに要する時間Ｔ1
と、ｋＳＢデータ（Ｄn-k ）が前回から今回に掛けてＨ
→Ｌと変化し、ｔ1よりアナログスイッチ５−ｋが開か
ら閉に変化するまでに要する時間Ｔ2 の平均時間（Ｔ1
＋Ｔ2 ）／２を基準時間Ｔとし、Ｔ11がＴと一致するよ
うに調整する。なお、基準時間Ｔは、ｋＳＢ〜ＬＳＢの
中の任意のビットで定めてもよく、ｋＳＢ以下の各ビッ
トでの平均的な値を用いてもよい。
ッチ回路４−１に入力されるタイミングは第１調整回路
１１の半固定抵抗ＶＲの調整で調整することができ、該
タイミングを調整して、ｔ1 からアナログスイッチ５−
１が閉じるまでに要する時間Ｔ11も調整することができ
る。そこで、例えば、ｋＳＢデータ（Ｄn-k ）が前回か
ら今回に掛けてＬ→Ｈと変化し、ｔ1 よりアナログスイ
ッチ５−ｋが開から閉に変化するまでに要する時間Ｔ1
と、ｋＳＢデータ（Ｄn-k ）が前回から今回に掛けてＨ
→Ｌと変化し、ｔ1よりアナログスイッチ５−ｋが開か
ら閉に変化するまでに要する時間Ｔ2 の平均時間（Ｔ1
＋Ｔ2 ）／２を基準時間Ｔとし、Ｔ11がＴと一致するよ
うに調整する。なお、基準時間Ｔは、ｋＳＢ〜ＬＳＢの
中の任意のビットで定めてもよく、ｋＳＢ以下の各ビッ
トでの平均的な値を用いてもよい。
【００１８】Ｔ11をＴと等しくすることで、Ｄn-1 がＬ
→Ｈと変化するときに、ＭＳＢとｋＳＢとの間に存在し
ていたラッチ回路４−１と４−ｋとの間のビット間スキ
ュ、及び、アナログスイッチ５−１と５−ｋとの間の動
作遅延時間差が吸収されることになる（調整手段９−１
での各論理素子の動作遅延時間も一緒に吸収される）。
→Ｈと変化するときに、ＭＳＢとｋＳＢとの間に存在し
ていたラッチ回路４−１と４−ｋとの間のビット間スキ
ュ、及び、アナログスイッチ５−１と５−ｋとの間の動
作遅延時間差が吸収されることになる（調整手段９−１
での各論理素子の動作遅延時間も一緒に吸収される）。
【００１９】これと反対に、ＭＳＢデータ（Ｄn-1 ）が
前回から今回にかけてＨ→Ｌに変化する場合（図４参
照）、今回のデータをラッチ回路４−１がラッチする前
に、該ラッチ回路４−１からＨが出力されており、反転
バッファ１７からはＬが出力されている。ｔ1 で第１デ
ータストローブ信号ＤＳ1 が入力されると、Ｄn-1 がラ
ッチ回路１６でラッチされて該ラッチ回路１６の出力が
Ｌに変わり、反転回路１８からはＨが出力される。ｔ1
からτa 経過して第２データストローブ信号ＤＳ2 が入
力されると、第１調整回路１１より、τ1 だけ遅延され
た遅延第２データストローブ信号ＳＤ21´が出力され、
第２調整回路１２より、τ2 だけ遅延された遅延第２デ
ータストローブ信号ＳＤ22´が出力される。
前回から今回にかけてＨ→Ｌに変化する場合（図４参
照）、今回のデータをラッチ回路４−１がラッチする前
に、該ラッチ回路４−１からＨが出力されており、反転
バッファ１７からはＬが出力されている。ｔ1 で第１デ
ータストローブ信号ＤＳ1 が入力されると、Ｄn-1 がラ
ッチ回路１６でラッチされて該ラッチ回路１６の出力が
Ｌに変わり、反転回路１８からはＨが出力される。ｔ1
からτa 経過して第２データストローブ信号ＤＳ2 が入
力されると、第１調整回路１１より、τ1 だけ遅延され
た遅延第２データストローブ信号ＳＤ21´が出力され、
第２調整回路１２より、τ2 だけ遅延された遅延第２デ
ータストローブ信号ＳＤ22´が出力される。
【００２０】遅延第２データストローブ信号ＳＤ22´を
入力している間、ＮＡＮＤ回路２０は他の２つの入力が
Ｈなので、出力はＳＤ22´を反転したＬとなる。一方、
ＮＡＮＤ回路１９は遅延第２データストローブ信号ＳＤ
21´以外の入力がＬなので出力はＨのままである。よっ
て、ＮＡＮＤ回路２１は遅延第２データストローブ信号
ＳＤ22´がＨの間、Ｈレベルとなるラッチストローブ信
号ＲＳ1 をラッチ回路４−１へ出力することになる。ラ
ッチストローブ信号ＲＳ1 を入力したラッチ回路４−１
はＭＳＢデータ（Ｄ n-1 ）をラッチし、出力をＨ→Ｌへ
変化させる。該変化に付勢されてそれまで閉じていたア
ナログスイッチ５−１が開く。
入力している間、ＮＡＮＤ回路２０は他の２つの入力が
Ｈなので、出力はＳＤ22´を反転したＬとなる。一方、
ＮＡＮＤ回路１９は遅延第２データストローブ信号ＳＤ
21´以外の入力がＬなので出力はＨのままである。よっ
て、ＮＡＮＤ回路２１は遅延第２データストローブ信号
ＳＤ22´がＨの間、Ｈレベルとなるラッチストローブ信
号ＲＳ1 をラッチ回路４−１へ出力することになる。ラ
ッチストローブ信号ＲＳ1 を入力したラッチ回路４−１
はＭＳＢデータ（Ｄ n-1 ）をラッチし、出力をＨ→Ｌへ
変化させる。該変化に付勢されてそれまで閉じていたア
ナログスイッチ５−１が開く。
【００２１】ここで、ラッチストローブ信号ＲＳ1 がラ
ッチ回路４−１に入力されるタイミングは第２調整回路
１２の半固定抵抗ＶＲの調整で調整することができ、該
タイミングを調整して、ｔ1 からアナログスイッチ５−
１が開くまでに要する時間Ｔ 12も調整することができ
る。そこで、例えば、ｋＳＢデータ（Ｄn-k ）がＬ→Ｈ
と変化したあと、ｔ1 からアナログスイッチ５−ｋが開
から閉に変化するまでに要する時間Ｔ1 と、ｋＳＢデー
タ（Ｄn-k ）がＨ→Ｌと変化しｔ1 からアナログスイッ
チ５−ｋが開から閉に変化するまでに要する時間Ｔ2 の
平均時間（Ｔ1 ＋Ｔ2 ）／２を基準時間Ｔとし、Ｔ12が
Ｔと一致するように調整する。
ッチ回路４−１に入力されるタイミングは第２調整回路
１２の半固定抵抗ＶＲの調整で調整することができ、該
タイミングを調整して、ｔ1 からアナログスイッチ５−
１が開くまでに要する時間Ｔ 12も調整することができ
る。そこで、例えば、ｋＳＢデータ（Ｄn-k ）がＬ→Ｈ
と変化したあと、ｔ1 からアナログスイッチ５−ｋが開
から閉に変化するまでに要する時間Ｔ1 と、ｋＳＢデー
タ（Ｄn-k ）がＨ→Ｌと変化しｔ1 からアナログスイッ
チ５−ｋが開から閉に変化するまでに要する時間Ｔ2 の
平均時間（Ｔ1 ＋Ｔ2 ）／２を基準時間Ｔとし、Ｔ12が
Ｔと一致するように調整する。
【００２２】Ｔ12をＴと等しくすることで、Ｄn-1 がＨ
→Ｌと変化するときに、ＭＳＢとｋＳＢの間に存在して
いたラッチ回路４−１と４−ｋとの間のビット間スキ
ュ、及び、アナログスイッチ５−１と５−ｋとの間の動
作遅延時間差が吸収されることになる（調整手段９−１
での各論理素子の動作遅延時間も一緒に吸収される）。
→Ｌと変化するときに、ＭＳＢとｋＳＢの間に存在して
いたラッチ回路４−１と４−ｋとの間のビット間スキ
ュ、及び、アナログスイッチ５−１と５−ｋとの間の動
作遅延時間差が吸収されることになる（調整手段９−１
での各論理素子の動作遅延時間も一緒に吸収される）。
【００２３】他の調整手段９−２〜９−（ｋ−１）につ
いても、９−１と全く同様の構成を有しており、全く、
同様の動作を行う。これにより、２ＳＢ〜（ｋ−１）Ｓ
Ｂについても、ＭＳＢの場合と全く同様にして、論理変
化方向別にラッチストローブ信号ＲＳ2 〜ＲＳk-1 の入
力タイミングの最適化を図ることで（各ビット毎に、ビ
ットデータがＬ→Ｈに変化する場合とＨ→Ｌに変化する
場合に分けて、第１ストローブ信号ＤＳ1 が入力された
タイミング（図３、図４のｔ1 参照）から対応するアナ
ログスイッチが開閉動作するまでに要する時間を上記Ｔ
と一致させる）、上位ビット側のアナログスイッチ９−
１〜９−（ｋ−１）の開閉動作タイミングを下位ビット
側と完全に一致させてグリッチ雑音を抑制することがで
きる。
いても、９−１と全く同様の構成を有しており、全く、
同様の動作を行う。これにより、２ＳＢ〜（ｋ−１）Ｓ
Ｂについても、ＭＳＢの場合と全く同様にして、論理変
化方向別にラッチストローブ信号ＲＳ2 〜ＲＳk-1 の入
力タイミングの最適化を図ることで（各ビット毎に、ビ
ットデータがＬ→Ｈに変化する場合とＨ→Ｌに変化する
場合に分けて、第１ストローブ信号ＤＳ1 が入力された
タイミング（図３、図４のｔ1 参照）から対応するアナ
ログスイッチが開閉動作するまでに要する時間を上記Ｔ
と一致させる）、上位ビット側のアナログスイッチ９−
１〜９−（ｋ−１）の開閉動作タイミングを下位ビット
側と完全に一致させてグリッチ雑音を抑制することがで
きる。
【００２４】なお、例えば、ＭＳＢについて、前回と今
回のビットデータ（Ｄn-1 ）に変化がないとき、調整手
段９−１では、ラッチ回路４−１の出力とラッチ回路１
６の出力が同じとなり、ＮＡＮＤ回路１９と２０のいず
れも、少なくとも１つの入力がＨ、少なくとも他の１つ
の入力がＬとなるので、出力がＨを維持し、ＮＡＮＤ回
路２１の出力はＬを維持してラッチストローブ信号ＲＳ
1 を出力しないが、元々、ビットデータに変化がないの
で、問題は生じない。他の調整手段９−２〜９−（ｋ−
１）についても同様である。
回のビットデータ（Ｄn-1 ）に変化がないとき、調整手
段９−１では、ラッチ回路４−１の出力とラッチ回路１
６の出力が同じとなり、ＮＡＮＤ回路１９と２０のいず
れも、少なくとも１つの入力がＨ、少なくとも他の１つ
の入力がＬとなるので、出力がＨを維持し、ＮＡＮＤ回
路２１の出力はＬを維持してラッチストローブ信号ＲＳ
1 を出力しないが、元々、ビットデータに変化がないの
で、問題は生じない。他の調整手段９−２〜９−（ｋ−
１）についても同様である。
【００２５】この実施例によれば、ＭＳＢ〜（ｋ−１）
ＳＢまでの上位ビット側について、ビットデータの論理
がＬ→Ｈに変化する場合と、Ｈ→Ｌに変化する場合に分
けて、ラッチストローブ信号のタイミングを調整し、論
理変化の方向を問わずに、上位ビット側と下位ビット側
との間で、ラッチ回路出力にビット間スキュが生じた
り、アナログスイッチの動作遅延時間のバラツキが生じ
ないようにしたから、常に、グリッチ雑音を最小のレベ
ルに抑えることができるようになり、音質向上を図るこ
とができる。しかも、アナログ出力に新たなノイズが乗
ったり、歪が生じたりせず、ＤＡ変換器自体も１つで済
むので回路構成も簡単である。
ＳＢまでの上位ビット側について、ビットデータの論理
がＬ→Ｈに変化する場合と、Ｈ→Ｌに変化する場合に分
けて、ラッチストローブ信号のタイミングを調整し、論
理変化の方向を問わずに、上位ビット側と下位ビット側
との間で、ラッチ回路出力にビット間スキュが生じた
り、アナログスイッチの動作遅延時間のバラツキが生じ
ないようにしたから、常に、グリッチ雑音を最小のレベ
ルに抑えることができるようになり、音質向上を図るこ
とができる。しかも、アナログ出力に新たなノイズが乗
ったり、歪が生じたりせず、ＤＡ変換器自体も１つで済
むので回路構成も簡単である。
【００２６】なお、上記した実施例では、ラッチ回路４
−１はＤn-1 をラッチするようにしたが、調整手段９−
１のラッチ回路１６の出力をラッチするようにしてもよ
く、このことは、他のラッチ回路４−２〜４−（ｋ−
１）についても同様である。このように２重ラッチ構成
とすることで、ビット間スキュによるグリッチ雑音をよ
り一層、抑圧することができる。また、ラッチ回路はラ
ッチストローブ信号の立ち上がりエッジで動作するタイ
プを例に挙げたが、立ち下がりエッジで動作するタイプ
を用いるようにしてもよい。また、調整手段をＭＳＢに
ついてだけ設け、２ＳＢとの間でアナログスイッチの開
閉動作タイミングの一致化を図るようにしたり、調整手
段をＬＳＢを除く全てのビットに設け、ＬＳＢとの間で
アナログスイッチの開閉動作タイミングの一致化を図る
ようにしてもよい。更に、タイミング調整をビットデー
タのＬ→Ｈ変化とＨ→Ｌ変化の別に行うようにしたが、
論理変化方向で区別せずに行うようにしてもよい。ま
た、ＤＡ変換器は電流加算型を例に挙げたが、電圧加算
型にも全く同様にして適用することができる。
−１はＤn-1 をラッチするようにしたが、調整手段９−
１のラッチ回路１６の出力をラッチするようにしてもよ
く、このことは、他のラッチ回路４−２〜４−（ｋ−
１）についても同様である。このように２重ラッチ構成
とすることで、ビット間スキュによるグリッチ雑音をよ
り一層、抑圧することができる。また、ラッチ回路はラ
ッチストローブ信号の立ち上がりエッジで動作するタイ
プを例に挙げたが、立ち下がりエッジで動作するタイプ
を用いるようにしてもよい。また、調整手段をＭＳＢに
ついてだけ設け、２ＳＢとの間でアナログスイッチの開
閉動作タイミングの一致化を図るようにしたり、調整手
段をＬＳＢを除く全てのビットに設け、ＬＳＢとの間で
アナログスイッチの開閉動作タイミングの一致化を図る
ようにしてもよい。更に、タイミング調整をビットデー
タのＬ→Ｈ変化とＨ→Ｌ変化の別に行うようにしたが、
論理変化方向で区別せずに行うようにしてもよい。ま
た、ＤＡ変換器は電流加算型を例に挙げたが、電圧加算
型にも全く同様にして適用することができる。
【００２７】
【発明の効果】以上本発明によれば、ＭＳＢを含む少な
くとも上位ビット側の１または複数のラッチ回路に入力
される各ラッチストローブ信号のタイミングを、個別
に、調整可能とする１または複数の調整手段を設け、各
調整手段で、ＭＳＢを含む少なくとも上位ビット側の１
または複数のラッチ回路に入力される各ラッチストロー
ブ信号のタイミングを、個別に調整して、下位ビット側
との間に存在するラッチ回路出力のビット間スキュ、ア
ナログスイッチの動作遅延時間のバラツキを吸収するよ
うに構成したから、ビット論理の変化時に大きなグリッ
チ雑音を発生する上位ビット側のアナログスイッチの開
閉動作タイミングを下位側と合わせることができ、大き
なグリッチ雑音の発生を抑圧することができる。しか
も、アナログ出力に新たなノイズが乗ったり、歪が生じ
たりせず、ＤＡ変換器自体は１つで済むので回路構成も
簡単である。
くとも上位ビット側の１または複数のラッチ回路に入力
される各ラッチストローブ信号のタイミングを、個別
に、調整可能とする１または複数の調整手段を設け、各
調整手段で、ＭＳＢを含む少なくとも上位ビット側の１
または複数のラッチ回路に入力される各ラッチストロー
ブ信号のタイミングを、個別に調整して、下位ビット側
との間に存在するラッチ回路出力のビット間スキュ、ア
ナログスイッチの動作遅延時間のバラツキを吸収するよ
うに構成したから、ビット論理の変化時に大きなグリッ
チ雑音を発生する上位ビット側のアナログスイッチの開
閉動作タイミングを下位側と合わせることができ、大き
なグリッチ雑音の発生を抑圧することができる。しか
も、アナログ出力に新たなノイズが乗ったり、歪が生じ
たりせず、ＤＡ変換器自体は１つで済むので回路構成も
簡単である。
【００２８】また、前記各調整手段を、ラッチストロー
ブ信号を２系統に分けながら独立してタイミングを調整
可能な２つの調整回路と、調整手段の対象とするビット
データの前回と今回の論理変化方向を検出し、該検出し
た論理変化方向に基づき択一的に２つの調整回路の内の
一方の出力を選択してラッチ回路へ出力させる論理変化
方向検出・選択回路から構成し、ビットデータの論理が
Ｌ→Ｈに変化する場合と、Ｈ→Ｌに変化する場合に分け
て、ラッチストローブ信号のタイミングを調整し、論理
変化の方向を問わずに、上位ビット側と下位ビット側と
の間で、ラッチ回路出力にビット間スキュが生じたり、
アナログスイッチの動作遅延時間のバラツキが生じない
ように構成したから、常に、グリッチ雑音を最小のレベ
ルに抑えることができるようになる。
ブ信号を２系統に分けながら独立してタイミングを調整
可能な２つの調整回路と、調整手段の対象とするビット
データの前回と今回の論理変化方向を検出し、該検出し
た論理変化方向に基づき択一的に２つの調整回路の内の
一方の出力を選択してラッチ回路へ出力させる論理変化
方向検出・選択回路から構成し、ビットデータの論理が
Ｌ→Ｈに変化する場合と、Ｈ→Ｌに変化する場合に分け
て、ラッチストローブ信号のタイミングを調整し、論理
変化の方向を問わずに、上位ビット側と下位ビット側と
の間で、ラッチ回路出力にビット間スキュが生じたり、
アナログスイッチの動作遅延時間のバラツキが生じない
ように構成したから、常に、グリッチ雑音を最小のレベ
ルに抑えることができるようになる。
【図面の簡単な説明】
【図１】本発明の実施例構成図である。
【図２】図１中の調整手段の具体的構成図である。
【図３】調整手段の動作を説明するタイムチャートであ
る。
る。
【図４】調整手段の動作を説明するタイムチャートであ
る。
る。
４−１〜４−ｎ ラッチ回路 ５−１〜５−ｎ アナログスイッチ ９−１〜９−（ｋ−１） 調整手段 １１ 第１調整回路 １２ 第２調整回路 １５ 論理変化方向検出・選択回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−246425（ＪＰ，Ａ) 特開 平４−10714（ＪＰ，Ａ) 特開 平４−117031（ＪＰ，Ａ) 特開 昭60−29046（ＪＰ，Ａ) 特開 昭57−211825（ＪＰ，Ａ) 特開 平２−149020（ＪＰ，Ａ) 実開 昭58−50531（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (2)
- 【請求項１】 各々、ラッチストローブ信号を入力して
並列データの各ビットデータを個別にラッチする複数の
ラッチ回路を有し、該ラッチ回路でラッチされた並列デ
ータに基づき各ビット毎に設けられた複数のアナログス
イッチをオン・オフし、各ビット毎に重み付けられた電
圧又は電流を加算することで並列データをＤＡ変換する
ＤＡ変換器において、 ＭＳＢを含む少なくとも上位ビット側の１または複数の
ラッチ回路に入力される各ラッチストローブ信号のタイ
ミングを、個別に、調整可能とする１または複数の調整
手段を設けたこと、 を特徴とするＤＡ変換器。 - 【請求項２】 前記各調整手段は、ラッチストローブ信
号を２系統に分けながら独立してタイミングを調整可能
な２つの調整回路と、 調整手段の対象とするビットデータの前回と今回の論理
変化方向を検出し、該検出した論理変化方向に基づき択
一的に２つの調整回路の内の一方の出力を選択してラッ
チ回路へ出力させる論理変化方向検出・選択回路と、 を含むことを特徴とする請求項１記載のＤＡ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239301A JP3029926B2 (ja) | 1992-09-08 | 1992-09-08 | Ｄａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239301A JP3029926B2 (ja) | 1992-09-08 | 1992-09-08 | Ｄａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0690169A JPH0690169A (ja) | 1994-03-29 |
| JP3029926B2 true JP3029926B2 (ja) | 2000-04-10 |
Family
ID=17042695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4239301A Expired - Fee Related JP3029926B2 (ja) | 1992-09-08 | 1992-09-08 | Ｄａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3029926B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100727885B1 (ko) * | 2003-05-20 | 2007-06-14 | 학교법인 인하학원 | 새로운 글리치 에너지 억제 회로와 새로운 2차원적 전류셀스위칭 순서를 이용한 10비트 디지털/아날로그 변환기 |
| KR100727884B1 (ko) * | 2003-05-20 | 2007-06-14 | 학교법인 인하학원 | 디지털/아날로그 변환기의 성능 개선을 위한 글리치 억제회로 |
| JP4544890B2 (ja) * | 2004-03-29 | 2010-09-15 | ソニー・エリクソン・モバイルコミュニケーションズ株式会社 | ディジタルアナログ変換器及び電子装置 |
| JP5399047B2 (ja) * | 2008-11-10 | 2014-01-29 | ラピスセミコンダクタ株式会社 | 画像処理方法及び画像処理装置 |
| US7978109B1 (en) * | 2010-02-18 | 2011-07-12 | Advantest Corporation | Output apparatus and test apparatus |
| US8890730B2 (en) * | 2013-03-15 | 2014-11-18 | Xilinx, Inc. | Calibration of a switching instant of a switch |
-
1992
- 1992-09-08 JP JP4239301A patent/JP3029926B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0690169A (ja) | 1994-03-29 |
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