JP2007312195A - パイプライン型a/d変換器 - Google Patents
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Abstract
【課題】比較器のしきい値がVref/4未満で変動してもオーバーレンジ表示に異常が生じることがないようにしたパイプライン型A/D変換器を提供する。
【解決手段】第1ステージと第2ステージを有し±Vrefの電圧範囲でA/D変換を行うパイプライン型A/D変換器において、第1ステージの出力電圧Voutが比較器21〜24で決まる4分割電圧領域の最高電圧領域を超えたとき出力を能動にする比較器24と、該4分割電圧領域の最低電圧領域を下回ったとき出力を能動にする比較器25とを設け、第1ステージの入力電圧Vinが比較器12,13で決まる3分割電圧領域の最高電圧領域に属し、且つ比較器24が能動になったとき、又は、第1ステージの入力電圧Vinが前記3分割電圧領域の最低電圧領域に属し、且つ前記比較器25の出力が能動になったとき、オーバーレンジ表示を行う。
【選択図】図1
【解決手段】第1ステージと第2ステージを有し±Vrefの電圧範囲でA/D変換を行うパイプライン型A/D変換器において、第1ステージの出力電圧Voutが比較器21〜24で決まる4分割電圧領域の最高電圧領域を超えたとき出力を能動にする比較器24と、該4分割電圧領域の最低電圧領域を下回ったとき出力を能動にする比較器25とを設け、第1ステージの入力電圧Vinが比較器12,13で決まる3分割電圧領域の最高電圧領域に属し、且つ比較器24が能動になったとき、又は、第1ステージの入力電圧Vinが前記3分割電圧領域の最低電圧領域に属し、且つ前記比較器25の出力が能動になったとき、オーバーレンジ表示を行う。
【選択図】図1
Description
本発明は、オーバーレンジ表示機能について改良を図ったパイプライン型A/D変換器に関するものである。
パイプライン型A/D変換器は、高速且つ低消費電力のA/D変換器として、近年多く採用されている(例えば、非特許文献1参照)。このパイプライン型A/D変換器は、通常では、1.5ビットパイプライン型A/D変換ステージと呼ばれる回路ブロックを複数段縦続接続し、最終段として2ビット全並列A/D変換ステージを接続することで構成される。ここでは、簡単のために、1.5ビットパイプライン型A/D変換ステージを1段とした回路構成を示す。
図7はそのパイプライン型A/D変換器の構成を示す図であり、第1処理部10、遅延回路11、比較器12,13により第1ステージが構成され、第2処理部20、比較器21〜23により第2ステージ(最終ステージ)が構成される。30は第1処理部10と第2処理部20から出力するデジタル値を加算する加算器である。Vref、−VrefはA/D変換器の正負の基準電圧であり、A/D変換の処理はこの基準電圧のレンジ内で行われる。第1ステージの比較器12にはVref/4のしきい値電圧が、比較器13には−Vref/4のしきい値電圧が、それぞれ設定されている。1.5ビットパイプライン型A/Dの長所のひとつは、比較器の精度に対する要求がゆるいことであり、比較器に設定されたしきい値に対して、±Vref/4未満のオフセットがあっても正常に演算を継続できる。第2ステージの比較器21にはVref/2のしきい値電圧が、比較器21には0のしきい値電圧が、比較器21には−Vref/2のしきい値電圧が、それぞれ設定されている。
第1ステージでは、入力するアナログ電圧Vinを受けて、次の(1)、(2)の式に応じたアナログ出力Voutおよび1.5ビットのデジタル出力Dout1を出力する。
Vout = 2Vin−Vref (Vref/4<Vin)
= 2Vin (−Vref/4≦Vin≦Vref/4)
= 2Vin+Vref (−Vref/4<Vin) (1)
Dout1= 10 (Vref/4<Vin)
= 01 (−Vref/4≦Vin≦Vref/4)
= 00 (−Vref/4<Vin) (2)
つまり、入力電圧Vinが、±Vrefの電圧範囲を3つに分割した3分割電圧領域のいずれに属するかで、アナログ電圧Voutとデジタル出力Dout1が決まる。
Vout = 2Vin−Vref (Vref/4<Vin)
= 2Vin (−Vref/4≦Vin≦Vref/4)
= 2Vin+Vref (−Vref/4<Vin) (1)
Dout1= 10 (Vref/4<Vin)
= 01 (−Vref/4≦Vin≦Vref/4)
= 00 (−Vref/4<Vin) (2)
つまり、入力電圧Vinが、±Vrefの電圧範囲を3つに分割した3分割電圧領域のいずれに属するかで、アナログ電圧Voutとデジタル出力Dout1が決まる。
第2ステージでは、第1ステージからの出力電圧Voutによって、次の(3)の式に応じた2ビットのデジタル出力Dout2を出力する。
Dout2= 11 (Vref/2≦Vout)
= 10 (0≦Vout<Vref/2)
= 01 (−Vref/2≦Vout<0)
= 00 (Vout<−Vref/2) (3)
つまり、出力電圧Voutが、±Vrefの電圧範囲を4つに分割した4分割電圧領域のいずれに属するかで、デジタル出力Dout2が決まる。
Dout2= 11 (Vref/2≦Vout)
= 10 (0≦Vout<Vref/2)
= 01 (−Vref/2≦Vout<0)
= 00 (Vout<−Vref/2) (3)
つまり、出力電圧Voutが、±Vrefの電圧範囲を4つに分割した4分割電圧領域のいずれに属するかで、デジタル出力Dout2が決まる。
1.5ビットのデジタル出力Dout1はクロックの半サイクル分だけ遅延回路11で遅延を受けてから加算器30に入力し、2ビットのデジタル出力Dout2はそのまま加算器30に入力し、ここで加算される。この結果、入力アナログ電圧Vinに応じて、図8に示すような3ビットのデジタル出力Doutが加算器30から得られる。
一方、昨今のA/D変換器では、後段回路の信号処理の関係で、入力信号がそのA/D変換器の入力レンジを超えた場合に、オーバーレンジ(OR)と呼ばれる信号を出して、これを後段回路に知らせることが行われている。
オーバーレンジ機能の実装は原理的には容易であり、図9に示すように、A/D変換器への入力電圧Vinの上限値(Vref)ならびに下限値(−Vref)をしきい値とする比較器14,15を追加し、その2つの比較器14,15と入力電圧Vinとの比較結果の論理和を論理和回路16でとるよう構成すればよい。
なお、パイプライン型A/D変換器では、1ステージ毎にクロックの半サイクル分の遅延が生じるため、オーバーレンジ表示は、パイプラインの段数に等しい遅延をかけた後に出力される。図9のようにオーバーレンジ表示を構成した場合、そのオーバーレンジ表示ORは、図10に示すように、入力電圧Vinが上限値(Vref)を超え、又は下限値(−Vref)を下回ったとき、「1」になる。
T.B.Cho,P.R.Gray,"A 10b,20Msample/s,35mW Pipeline A/D Converter",IEEE JOURNAL OF SOLID-STATE CIRCUIT,VOL.30,NO.3,MARCH 1995
T.B.Cho,P.R.Gray,"A 10b,20Msample/s,35mW Pipeline A/D Converter",IEEE JOURNAL OF SOLID-STATE CIRCUIT,VOL.30,NO.3,MARCH 1995
従来構成のオーバーレンジ機能は、若干の回路追加により簡便に実現できるが、比較器のオフセットエラーに着目したとき、問題が生じることがある。特に、1.5ビットパイプラインA/D変換の第1ステージの比較器12,13には±Vref/4のオフセットエラーが許容されており、オーバーレンジ表示用の比較器14,15にも同程度のオフセットエラーが存在しうると考えられる。
ここで、一例として、各比較器に図11に示したようなオフセットが存在しているとする。すなわち、比較器14ではしきい値がVrefであるべきところが0.78Vref(Vref/4以内)になっており、比較器21ではしきい値がVref/2であるべきところが0.70Vref(Vref/4以内)になっているとする。
このような場合、入力電圧Vinとして0.8Vrefの電圧が入力したとすると、比較器12〜15の出力は「1」となり、第1ステージの第1処理部10のデジタル出力Dout1は「10」となる。また、出力電圧Voutは、
Vout=2×0.8Vref−Vref=0.6Vref (4)
となる。このとき、比較器21のしきい値は、0.70Vrefになっていても、その比較器21の出力は「0」となり、比較器22,23の出力が「1」となる。よって、第2ステージの第2処理部20からのデジタル出力Dout2は、「10」となる。このため、加算器30の出力は「110」となる。
Vout=2×0.8Vref−Vref=0.6Vref (4)
となる。このとき、比較器21のしきい値は、0.70Vrefになっていても、その比較器21の出力は「0」となり、比較器22,23の出力が「1」となる。よって、第2ステージの第2処理部20からのデジタル出力Dout2は、「10」となる。このため、加算器30の出力は「110」となる。
ところが、このときは、上記のように比較器14の出力が「1」になるので、論理和回路16の出力が「1」になり、オーバーレンジ表示が行われることになる。すなわち、図12に示すように、A/D変換のデジタル出力Doutが上いっぱいの「111」にまでなっていないのにも拘わらず、オーバーレンジ表示が行なわれるという矛盾が発生する。
本発明の目的は、比較器のしきい値がVref/4未満で変動してもオーバーレンジ表示に異常が生じることがないようにしたパイプライン型A/D変換器を提供することである。
上記目的を達成するために、請求項1にかかる発明は、±Vrefの電圧範囲を3つに分割した3分割電圧領域のいずれに入力電圧が属するかに応じて1.5ビットのデジタル出力信号を出力するとともに前記入力電圧の2倍の電圧にVrefを加算した出力電圧、前記入力電圧の2倍の出力電圧、又は前記入力電圧の2倍の電圧からVrefを減算した出力電圧を出力する第1ステージと、±Vrefの電圧範囲を4つに分割した4分割電圧領域のいずれに前記第1ステージの前記出力電圧が属するかに応じて2ビットのデジタル出力信号を出力する第2ステージと、前記第1ステージの前記デジタル出力信号を所定時間だけ遅延した信号と前記第2ステージの前記デジタル出力信号とを加算して3ビットのデジタル信号を出力する加算器と、を備えるパイプライン型A/D変換器において、前記第1ステージの前記出力電圧が前記4分割電圧領域の最高電圧領域を超えたとき出力を能動にする第1の検出手段と、前記第1ステージの前記出力電圧が前記4分割電圧領域の最低電圧領域を下回ったとき出力を能動にする第2の検出手段とを設け、前記第1ステージの前記入力電圧が前記3分割電圧領域の最高電圧領域に属し、且つ前記第1の検出手段の出力が能動になったとき、又は、前記第1ステージの前記入力電圧が前記3分割電圧領域の最低電圧領域に属し、且つ前記第2の検出手段の出力が能動になったとき、オーバーレンジを示すことを特徴とする。
請求項2にかかる発明は、請求項1に記載のパイプライン型A/D変換器において、前記第1ステージの前段に前記第1ステージと同じ構成のステージを、前段の出力電圧が後段の入力電圧となるようにn段縦続接続し、前記加算器を前記n段の各ステージのデジタル出力信号および前記第1ステージの前記デジタル出力信号をそれぞれ所定時間だけ遅延した信号と前記第2ステージの前記デジタル出力信号とを加算して3+nビットのデジタル信号を出力する加算器に置き換え、前記n段の各ステージおよび前記第1ステージの前記入力電圧が前記3分割電圧領域の最高電圧領域に属し、且つ前記第1の検出手段の出力が能動になったとき、又は、前記n段の各ステージおよび前記第1ステージの前記入力電圧が前記3分割電圧領域の最低電圧領域に属し、且つ前記第2の検出手段の出力が能動になったとき、オーバーレンジを示すことを特徴とする。
請求項2にかかる発明は、請求項1に記載のパイプライン型A/D変換器において、前記第1ステージの前段に前記第1ステージと同じ構成のステージを、前段の出力電圧が後段の入力電圧となるようにn段縦続接続し、前記加算器を前記n段の各ステージのデジタル出力信号および前記第1ステージの前記デジタル出力信号をそれぞれ所定時間だけ遅延した信号と前記第2ステージの前記デジタル出力信号とを加算して3+nビットのデジタル信号を出力する加算器に置き換え、前記n段の各ステージおよび前記第1ステージの前記入力電圧が前記3分割電圧領域の最高電圧領域に属し、且つ前記第1の検出手段の出力が能動になったとき、又は、前記n段の各ステージおよび前記第1ステージの前記入力電圧が前記3分割電圧領域の最低電圧領域に属し、且つ前記第2の検出手段の出力が能動になったとき、オーバーレンジを示すことを特徴とする。
本発明によれば、第1ステージの入力電圧が3分割電圧領域の最高電圧領域に属し、且つ第1ステージの出力電圧が4分割電圧領域の最高電圧領域を超えたとき、又は、第1ステージの入力電圧が3分割電圧領域の最低電圧領域に属し、且つ第1ステージの出力電圧が4分割電圧領域の最低電圧領域を下回ったとき、オーバーレンジを示すので、4分割電圧領域の識別、3分割電圧領域の識別に比較器を使用するとき、その比較器のしきい値が±Vref/4の範囲で変動してもオーバーレンジ表示に異常が生じることがない。
[第1の実施例]
本発明の第1の実施例を図1および図2を用いて説明する。図1は第1の実施例のパイプライン型A/D変換回路の構成を示すブロック図で、図7で説明したものと同じものには同じ符号を付けた。本実施例では、第2ステージにおいて、第1ステージの第1処理部10から出力する出力電圧Voutを入力する比較器24,25を追加し、比較器24にはVrefのしきい値を設定し、比較器25には−Vrefのしきい値を設定する。
本発明の第1の実施例を図1および図2を用いて説明する。図1は第1の実施例のパイプライン型A/D変換回路の構成を示すブロック図で、図7で説明したものと同じものには同じ符号を付けた。本実施例では、第2ステージにおいて、第1ステージの第1処理部10から出力する出力電圧Voutを入力する比較器24,25を追加し、比較器24にはVrefのしきい値を設定し、比較器25には−Vrefのしきい値を設定する。
そして、図2に示すように、比較器12の出力Cをクロックの半クロック分だけ遅延する遅延回路41を介した信号と比較器24の出力Aを論理積回路43に入力し、また、比較器13の出力Dをクロックの半クロック分だけ遅延する遅延回路42を介した信号と比較器25の出力Bを論理積回路44に入力し、両論理積回路43,44の出力を論理和回路45に入力して、その論理和回路45の出力からオーバーレンジ表示ORの信号を取り出すようにした。
以上から、オーバーレンジ表示ORが行われる条件は、次の(5)、(6)式
Vin>Vref/4、且つVout>Vref (5)
Vin<−Vref/4、且つVout<−Vref (6)
のいずれかを満足するときとなる。このとき、比較器12,13,24,25のしきい値を、それぞれRef12(正常時はVref/4)、Ref13(正常時は−Vref/4)、Ref24(正常時はVref)、Ref25(正常時は−Vref)とすると、式(5)、(6)は式(1)をも考慮すると、次の式(7)、(8)になる。ただし、Ref12>0、Ref13<0の条件は満足するものとする。
Vin>Ref12、且つVin>(Ref24+Vref)/2 (7)
Vin<Ref13、且つVin<−(Ref25+Vref)/2 (8)
Vin>Vref/4、且つVout>Vref (5)
Vin<−Vref/4、且つVout<−Vref (6)
のいずれかを満足するときとなる。このとき、比較器12,13,24,25のしきい値を、それぞれRef12(正常時はVref/4)、Ref13(正常時は−Vref/4)、Ref24(正常時はVref)、Ref25(正常時は−Vref)とすると、式(5)、(6)は式(1)をも考慮すると、次の式(7)、(8)になる。ただし、Ref12>0、Ref13<0の条件は満足するものとする。
Vin>Ref12、且つVin>(Ref24+Vref)/2 (7)
Vin<Ref13、且つVin<−(Ref25+Vref)/2 (8)
この条件のとき、比較器12,13,24,25のしきい値Ref12、Ref13、Ref24、Ref25が正常時の値から±Vref/4未満の範囲で変動しても、加算器30のデジタル出力Doutは、(7)式のときは必ず「111」、(8)式のときは必ず「000」となる。図3にその真理値を示した。
[第2の実施例]
図4は本発明の第2の実施例のパイプライン型A/D変換回路の構成を示すブロック図である。ここでは、第1ステージと同じ構成のステージを前段ステージとして接続した。第1処理部10’、比較器12’、13’は第1処理部10、比較器12,13と同じであるが、遅延回路11’は1クロック分の遅延を持つ。加算器30’は、前段ステージから1.5ビットのデジタル出力Dout1’、第1ステージから1.5ビットのデジタル出力Dout1、および第2ステージから2ビットのデジタル出力Dout2を取り込み、これを加算して4ビットのデジタル出力Doutを出力する。
図4は本発明の第2の実施例のパイプライン型A/D変換回路の構成を示すブロック図である。ここでは、第1ステージと同じ構成のステージを前段ステージとして接続した。第1処理部10’、比較器12’、13’は第1処理部10、比較器12,13と同じであるが、遅延回路11’は1クロック分の遅延を持つ。加算器30’は、前段ステージから1.5ビットのデジタル出力Dout1’、第1ステージから1.5ビットのデジタル出力Dout1、および第2ステージから2ビットのデジタル出力Dout2を取り込み、これを加算して4ビットのデジタル出力Doutを出力する。
そして、オーバーレンジ表示のために、図5に示すように、比較器12’の出力Eを1クロック分だけ遅延する遅延回路46を介した信号と、比較器12の出力Cを半クロック分だけ遅延する遅延回路41を介した信号と、比較器24の出力Aとを論理積回路43’に入力し、また、比較器13’の出力Fを1クロック分だけ遅延する遅延回路47を介した信号と、比較器13の出力Dを半クロック分だけ遅延する遅延回路42を介した信号と、比較器25の出力Bとを論理積回路44’に入力し、両論理積回路43’,44’の出力を論理和回路45に入力して、その論理和回路45の出力からオーバーレンジ表示ORの信号を取り出すようにした。
以上から、オーバーレンジ表示ORが行われる条件は、次の(9)、(10)式
Vin’>Vref/4、Vin>Vref/4、且つVout>Vref (9)
Vin’<−Vref/4、Vin<−Vref/4、且つVout<−Vref (10)
のいずれかを満足するときとなる。このとき、比較器12,13,12’,13’,24,25のしきい値を、それぞれRef12(正常時はVref/4)、Ref13(正常時は−Vref/4)、Ref12’(正常時はVref/4)、Ref13’(正常時は−Vref/4)、Ref24(正常時はVref)、Ref25(正常時は−Vref)とすると、式(9)、(10)は式(1)をも考慮すると、次の式(11)、(12)になる。ただし、Ref12>0、Ref13<0、Ref12’>0、Ref13’<0の条件は満足するものとする。
Vin’>Ref12’、Vin>Ref12、且つVin>(Ref24+Vref)/2 (11)
Vin’<Ref13’、Vin<Ref13、且つVin<−(Ref25+Vref)/2 (12)
Vin’>Vref/4、Vin>Vref/4、且つVout>Vref (9)
Vin’<−Vref/4、Vin<−Vref/4、且つVout<−Vref (10)
のいずれかを満足するときとなる。このとき、比較器12,13,12’,13’,24,25のしきい値を、それぞれRef12(正常時はVref/4)、Ref13(正常時は−Vref/4)、Ref12’(正常時はVref/4)、Ref13’(正常時は−Vref/4)、Ref24(正常時はVref)、Ref25(正常時は−Vref)とすると、式(9)、(10)は式(1)をも考慮すると、次の式(11)、(12)になる。ただし、Ref12>0、Ref13<0、Ref12’>0、Ref13’<0の条件は満足するものとする。
Vin’>Ref12’、Vin>Ref12、且つVin>(Ref24+Vref)/2 (11)
Vin’<Ref13’、Vin<Ref13、且つVin<−(Ref25+Vref)/2 (12)
この条件のとき、比較器12,13,12’,13’,24,25のしきい値Ref12、Ref13、Ref12’、Ref13’、Ref24、Ref25が正常時の値から±Vref/4未満の範囲で変動しても、加算器30’のデジタル出力Doutは、(11)式のときは必ず「1111」、(12)式のときは必ず「0000」となる。図6にその真理値を示した。
なお、図4の前段ステージの更に前段に任意の段数だけ同様のステージ(第1ステージ)を追加して、前段の出力電圧が後段の入力電圧となるように縦続接続し、ビット数を増大して分解能を向上させる場合でも、本実施例と同様に展開することにより、正常なオーバーレンジ表示を行うことが可能となる。このとき、遅延回路11は前段になるほど半クロック分づつその遅延時間が長くなる。
10、10’:第1処理部、11,11’:遅延回路、12〜15,12’,13’:比較器、16:論理和回路
20:第2処理部、21〜25:比較器
30,30’:加算器
41,42,46,47:遅延回路、43,44,43’,44’:論理積回路、45:論理和回路
20:第2処理部、21〜25:比較器
30,30’:加算器
41,42,46,47:遅延回路、43,44,43’,44’:論理積回路、45:論理和回路
Claims (2)
- ±Vrefの電圧範囲を3つに分割した3分割電圧領域のいずれに入力電圧が属するかに応じて1.5ビットのデジタル出力信号を出力するとともに前記入力電圧の2倍の電圧にVrefを加算した出力電圧、前記入力電圧の2倍の出力電圧、又は前記入力電圧の2倍の電圧からVrefを減算した出力電圧を出力する第1ステージと、±Vrefの電圧範囲を4つに分割した4分割電圧領域のいずれに前記第1ステージの前記出力電圧が属するかに応じて2ビットのデジタル出力信号を出力する第2ステージと、前記第1ステージの前記デジタル出力信号を所定時間だけ遅延した信号と前記第2ステージの前記デジタル出力信号とを加算して3ビットのデジタル信号を出力する加算器と、を備えるパイプライン型A/D変換器において、
前記第1ステージの前記出力電圧が前記4分割電圧領域の最高電圧領域を超えたとき出力を能動にする第1の検出手段と、前記第1ステージの前記出力電圧が前記4分割電圧領域の最低電圧領域を下回ったとき出力を能動にする第2の検出手段とを設け、
前記第1ステージの前記入力電圧が前記3分割電圧領域の最高電圧領域に属し、且つ前記第1の検出手段の出力が能動になったとき、又は、前記第1ステージの前記入力電圧が前記3分割電圧領域の最低電圧領域に属し、且つ前記第2の検出手段の出力が能動になったとき、オーバーレンジを示すことを特徴とするパイプライン型A/D変換器。 - 請求項1に記載のパイプライン型A/D変換器において、
前記第1ステージの前段に前記第1ステージと同じ構成のステージを、前段の出力電圧が後段の入力電圧となるようにn段縦続接続し、
前記加算器を前記n段の各ステージのデジタル出力信号および前記第1ステージの前記デジタル出力信号をそれぞれ所定時間だけ遅延した信号と前記第2ステージの前記デジタル出力信号とを加算して3+nビットのデジタル信号を出力する加算器に置き換え、
前記n段の各ステージおよび前記第1ステージの前記入力電圧が前記3分割電圧領域の最高電圧領域に属し、且つ前記第1の検出手段の出力が能動になったとき、又は、前記n段の各ステージおよび前記第1ステージの前記入力電圧が前記3分割電圧領域の最低電圧領域に属し、且つ前記第2の検出手段の出力が能動になったとき、オーバーレンジを示すことを特徴とするパイプライン型A/D変換器。
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