JP2959303B2 - 演算回路 - Google Patents
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- JP2959303B2 JP2959303B2 JP4292823A JP29282392A JP2959303B2 JP 2959303 B2 JP2959303 B2 JP 2959303B2 JP 4292823 A JP4292823 A JP 4292823A JP 29282392 A JP29282392 A JP 29282392A JP 2959303 B2 JP2959303 B2 JP 2959303B2
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Description
【０００１】
【産業上の利用分野】本発明は演算回路に関し、特にデ
ィジタル信号処理におけるＦＩＲフィルタの遅延用メモ
リのアドレス生成を効率的に実現するリングメモリアド
レス手段に関する。
ィジタル信号処理におけるＦＩＲフィルタの遅延用メモ
リのアドレス生成を効率的に実現するリングメモリアド
レス手段に関する。
【０００２】
【従来の技術】従来例について図４を参照して説明す
る。図４において、１１は第１の８ビットの入力信号２
４と選択回路２２の出力を選択する選択回路（１）、１
２はこの選択回路１１の出力が入力するレジスタＡ、１
３は第２の８ビットの入力信号２５を入力するレジスタ
Ｂ、１４は第３の入力信号を入力するレジスタＣ、１５
は２の補数変換回路、１６は８ビットの加算器、１９は
レジスタ（Ｂ）１３の値の最も上位ビットにある’１’
を検出する先行１検出回路、２０はレジスタＡとレジス
タＣの出力信号を選択する選択回路（２）、２１は先行
１検出回路の値に基づいて所望の１ビットを出力するよ
うな比較器、２２はレジスタ（Ａ）１２の出力とカウン
タ２９の出力をビット選択回路（３２）の出力に基づい
ていずれかを選択する選択回路（３），２３は選択回路
２２の出力が入るレジスタＤであり、カウンタ２９はレ
ジスタ（Ｃ）１４の値をカウントし、入力信号２４はメ
モリの８ビットのアドレス番地を示し、入力信号２５は
ある一定範囲内で周期的にカウントさせる。また、２７
は選択回路１１の制御信号、２８は出力信号、３０はビ
ット選択回路の出力信号である。この回路構成で、リン
グカウントを実現している。
る。図４において、１１は第１の８ビットの入力信号２
４と選択回路２２の出力を選択する選択回路（１）、１
２はこの選択回路１１の出力が入力するレジスタＡ、１
３は第２の８ビットの入力信号２５を入力するレジスタ
Ｂ、１４は第３の入力信号を入力するレジスタＣ、１５
は２の補数変換回路、１６は８ビットの加算器、１９は
レジスタ（Ｂ）１３の値の最も上位ビットにある’１’
を検出する先行１検出回路、２０はレジスタＡとレジス
タＣの出力信号を選択する選択回路（２）、２１は先行
１検出回路の値に基づいて所望の１ビットを出力するよ
うな比較器、２２はレジスタ（Ａ）１２の出力とカウン
タ２９の出力をビット選択回路（３２）の出力に基づい
ていずれかを選択する選択回路（３），２３は選択回路
２２の出力が入るレジスタＤであり、カウンタ２９はレ
ジスタ（Ｃ）１４の値をカウントし、入力信号２４はメ
モリの８ビットのアドレス番地を示し、入力信号２５は
ある一定範囲内で周期的にカウントさせる。また、２７
は選択回路１１の制御信号、２８は出力信号、３０はビ
ット選択回路の出力信号である。この回路構成で、リン
グカウントを実現している。
【０００３】（Ａ−１）メモリのアドレス番地の値が第
１の入力信号２４に入力されると、制御信号２７により
第１の入力信号が選択されレジスタ１２に入力されると
ともに、レジスタ１４にも入力される。また、第２の入
力信号２５に値が入力されると、レジスタ１３に入力さ
れる。この時選択回路１１，２０，２２を通して、レジ
スタ（Ａ）１２の値がレジスタ（Ｄ）２３に入力され
る。
１の入力信号２４に入力されると、制御信号２７により
第１の入力信号が選択されレジスタ１２に入力されると
ともに、レジスタ１４にも入力される。また、第２の入
力信号２５に値が入力されると、レジスタ１３に入力さ
れる。この時選択回路１１，２０，２２を通して、レジ
スタ（Ａ）１２の値がレジスタ（Ｄ）２３に入力され
る。
【０００４】（Ａ−２）レジスタＢに入力された値は、
２の補数変換回路１５により負の値となり、加算器１６
にレジスタＡの値と共に入力される。また、先行１検出
回路１９によりレジスタＢの値の先行する１のビットの
値が検出される。
２の補数変換回路１５により負の値となり、加算器１６
にレジスタＡの値と共に入力される。また、先行１検出
回路１９によりレジスタＢの値の先行する１のビットの
値が検出される。
【０００５】（Ａ−３）レジスタＡの値と加算器の出力
が比較器２１に入力されて各ビットの値が等しいかを比
較し、先行１検出回路の出力に基づいて比較器の各ビッ
トに対する出力結果のうち１ビットをビット選択回路３
２により選択する。
が比較器２１に入力されて各ビットの値が等しいかを比
較し、先行１検出回路の出力に基づいて比較器の各ビッ
トに対する出力結果のうち１ビットをビット選択回路３
２により選択する。
【０００６】（Ａ−４）ビット選択回路の出力が’１’
ならばカウンタの出力を、’０’ならば選択回路２０の
値を選択回路２２により選択する。また選択回路２０に
おいては、ビット選択回路の出力が’１’ならばレジス
タＡを、’０’ならばレジスタＣの値を選択する。
ならばカウンタの出力を、’０’ならば選択回路２０の
値を選択回路２２により選択する。また選択回路２０に
おいては、ビット選択回路の出力が’１’ならばレジス
タＡを、’０’ならばレジスタＣの値を選択する。
【０００７】（Ａ−５）選択回路２２の出力をレジスタ
ＡとレジスタＤに入力する。
ＡとレジスタＤに入力する。
【０００８】（Ａ−６）レジスタＤの値を出力する。こ
の時、カウンタ２９によりレジスタの値はカウントされ
る。
の時、カウンタ２９によりレジスタの値はカウントされ
る。
【０００９】以上のように（Ａ−１）〜（Ａ−６）を繰
返し行えば、比較器２１の値が’０’となりリングカウ
ンタを実現できる。次に、具体例として第１の入力信号
が［００００１０００］、第２の入力信号が［００００
０１０１］として説明する。
返し行えば、比較器２１の値が’０’となりリングカウ
ンタを実現できる。次に、具体例として第１の入力信号
が［００００１０００］、第２の入力信号が［００００
０１０１］として説明する。
【００１０】（Ａ−１）レジスタＡ＝［００００１００
０］、レジスタＣ＝［００００１０００］となると、次
にレジスタＢ＝［０００００１０１］となりレジスタＤ
＝［００００１０００］となる。従って出力信号は、
［００００１０００］となる。
０］、レジスタＣ＝［００００１０００］となると、次
にレジスタＢ＝［０００００１０１］となりレジスタＤ
＝［００００１０００］となる。従って出力信号は、
［００００１０００］となる。
【００１１】（Ａ−２）２の補数変換回路１５の出力
は、［１１１１１０１１］となり、加算器１６の出力
は、［００００００１００］となる。また先行１検出回
路１９の出力は、３ビット目に’１’があるので［００
０００１００］となる。
は、［１１１１１０１１］となり、加算器１６の出力
は、［００００００１００］となる。また先行１検出回
路１９の出力は、３ビット目に’１’があるので［００
０００１００］となる。
【００１２】（Ａ−３）比較器２１の出力は、［０００
０１０１１］となり、ビット選択回路（３２）の出力
は、先行１検出回路１９の出力は、３ビット目に’１’
があるので’０’となる。
０１０１１］となり、ビット選択回路（３２）の出力
は、先行１検出回路１９の出力は、３ビット目に’１’
があるので’０’となる。
【００１３】（Ａ−４）選択回路２０の出力は、［００
００１０００］となるので、選択回路２２の出力は、
［００００１０００］となる。
００１０００］となるので、選択回路２２の出力は、
［００００１０００］となる。
【００１４】（Ａ−５）レジスタＤ＝［００００１００
０］となる。
０］となる。
【００１５】（Ａ−６）出力信号は、［００００１００
０］となり、カウンタ２９の出力は、［００００１００
１］となる。
０］となり、カウンタ２９の出力は、［００００１００
１］となる。
【００１６】以上の動作を繰返すと、ビット選択回路の
出力が’０’になるまで出力信号はカウンタの出力をと
るので、以下のように値が変化する。
出力が’０’になるまで出力信号はカウンタの出力をと
るので、以下のように値が変化する。
【００１７】
【００１８】
【発明が解決しようとする課題】上述した従来のリング
カウンタをもつ演算回路では、インデックスレジスタが
ないために間接アドレッシングの一種であるインデック
ス・アドレッシングを行う事ができないという欠点をも
つ。
カウンタをもつ演算回路では、インデックスレジスタが
ないために間接アドレッシングの一種であるインデック
ス・アドレッシングを行う事ができないという欠点をも
つ。
【００１９】本発明の目的は、このような欠点を除き、
インデックス・アドレッシングを行うことのできる演算
回路を提供することにある。
インデックス・アドレッシングを行うことのできる演算
回路を提供することにある。
【００２０】
【課題を解決するための手段】本発明の演算回路の構成
は、メモリのアドレス番地を示すｎ（ｎ≧１の正の整
数）ビット長の第１の入力信号と第３の選択出力とを入
力して外部からの制御信号に基づいていずれかを選択す
る第１の選択回路と、この第１の選択回路の出力値を保
持するｎビットの第１のレジスタと、メモリアクセスに
必要なインデックス値を示すｎビット長の第２の入力信
号を入力しその値を保持するｎビットの第２のレジスタ
と、ある一定範囲内で周期的にカウントさせるのに必要
なｎビット長の第３の入力信号を入力しその値を保持す
る第３のレジスタと、この第３のレジスタの出力を入力
して２の補数に変換する２の補数変換回路と、前記第１
のレジスタの出力と前記第２のレジスタの出力を入力し
てｎビットの加算を行う第１の加算器と、前記第１のレ
ジスタの出力と前記第２のレジスタの出力と前記２の補
数変換回路の出力を入力してｎビットの加算を行う第２
の加算器と、前記第１の加算器の出力を反転するｎビッ
トの反転回路と、前記第３のレジスタの出力を入力して
最も上位ビットにある’１’を検出する先行１検出回路
と、前記反転回路の出力と前記第２の加算器の出力とを
入力して前記第２の入力信号の最上位ビットに基づいて
いずれか一方を選択出力する第２の選択回路と、前記第
２の選択回路の出力と前記第１のレジスタの出力とを各
ビット毎に比較しこの比較出力を前記先行１検出回路の
出力に基づいて１ビットづつ出力する比較器と、前記第
１の加算器の出力と前記第２の加算器の出力を入力し前
記比較器の出力に基づいていずれかを選択し前記第３の
選択出力とするｎビットの第３の選択回路と、この第３
の選択回路の出力値を保持し出力信号とする第４のレジ
スタとを備えることを特徴とする。
は、メモリのアドレス番地を示すｎ（ｎ≧１の正の整
数）ビット長の第１の入力信号と第３の選択出力とを入
力して外部からの制御信号に基づいていずれかを選択す
る第１の選択回路と、この第１の選択回路の出力値を保
持するｎビットの第１のレジスタと、メモリアクセスに
必要なインデックス値を示すｎビット長の第２の入力信
号を入力しその値を保持するｎビットの第２のレジスタ
と、ある一定範囲内で周期的にカウントさせるのに必要
なｎビット長の第３の入力信号を入力しその値を保持す
る第３のレジスタと、この第３のレジスタの出力を入力
して２の補数に変換する２の補数変換回路と、前記第１
のレジスタの出力と前記第２のレジスタの出力を入力し
てｎビットの加算を行う第１の加算器と、前記第１のレ
ジスタの出力と前記第２のレジスタの出力と前記２の補
数変換回路の出力を入力してｎビットの加算を行う第２
の加算器と、前記第１の加算器の出力を反転するｎビッ
トの反転回路と、前記第３のレジスタの出力を入力して
最も上位ビットにある’１’を検出する先行１検出回路
と、前記反転回路の出力と前記第２の加算器の出力とを
入力して前記第２の入力信号の最上位ビットに基づいて
いずれか一方を選択出力する第２の選択回路と、前記第
２の選択回路の出力と前記第１のレジスタの出力とを各
ビット毎に比較しこの比較出力を前記先行１検出回路の
出力に基づいて１ビットづつ出力する比較器と、前記第
１の加算器の出力と前記第２の加算器の出力を入力し前
記比較器の出力に基づいていずれかを選択し前記第３の
選択出力とするｎビットの第３の選択回路と、この第３
の選択回路の出力値を保持し出力信号とする第４のレジ
スタとを備えることを特徴とする。
【００２１】
【実施例】図１は本発明の第１の実施例のブロック図で
ある。図において、１１は第１の８ビットの入力信号２
４と選択回路２２の出力を選択する選択回路（１）、１
２は選択回路１１の出力が入るレジスタＡ、１３は第２
の８ビットの入力信号２５を入力するレジスタＢ、１４
は第１の入力信号２４を入力するレジスタＣ、１５は２
の補数変換回路、１６はレジスタＡの出力とレジスタＢ
の出力を加算する第１の加算器、１７はレジスタＡの出
力とレジスタＢの出力とレジスタＣの出力を加算する第
２の加算器、１８は加算器１６の出力を反転する反転回
路、１９はレジスタＢの値の最も上位ビットにある’
１’を検出する先行１検出回路、２０は反転回路１８と
加算器１７の出力を選択する選択回路（２）、２１は先
行１検出回路１９の値に基づいて所望の１ビットを出力
するような比較器、２２は加算器１６の出力と加算器１
７の出力をビット選択回路の出力に基づいていずれかを
選択する選択回路（３）、２３は選択回路（３）の出力
が入り出力信号２８を出力するレジスタＤである。入力
信号２４はメモリのアドレス番地を示す８ビットの信
号、入力信号２５はインデックスを示す８ビットの信号
入力信号２６はある一定範囲内で周期的にカウントさせ
るための８ビットの信号、制御信号２７は選択回路
（１）を制御する。
ある。図において、１１は第１の８ビットの入力信号２
４と選択回路２２の出力を選択する選択回路（１）、１
２は選択回路１１の出力が入るレジスタＡ、１３は第２
の８ビットの入力信号２５を入力するレジスタＢ、１４
は第１の入力信号２４を入力するレジスタＣ、１５は２
の補数変換回路、１６はレジスタＡの出力とレジスタＢ
の出力を加算する第１の加算器、１７はレジスタＡの出
力とレジスタＢの出力とレジスタＣの出力を加算する第
２の加算器、１８は加算器１６の出力を反転する反転回
路、１９はレジスタＢの値の最も上位ビットにある’
１’を検出する先行１検出回路、２０は反転回路１８と
加算器１７の出力を選択する選択回路（２）、２１は先
行１検出回路１９の値に基づいて所望の１ビットを出力
するような比較器、２２は加算器１６の出力と加算器１
７の出力をビット選択回路の出力に基づいていずれかを
選択する選択回路（３）、２３は選択回路（３）の出力
が入り出力信号２８を出力するレジスタＤである。入力
信号２４はメモリのアドレス番地を示す８ビットの信
号、入力信号２５はインデックスを示す８ビットの信号
入力信号２６はある一定範囲内で周期的にカウントさせ
るための８ビットの信号、制御信号２７は選択回路
（１）を制御する。
【００２２】また、図２は図１における比較器２１の構
成を示すブロック図で、８ビットの比較器３１と、比較
器３１の出力を出力に基づいて１ビット選択するビット
選択回路３２とから構成され、ビット選択回路３２から
出力信号３０を出力する。この回路で、インデックス・
アドレッシングを実現する手段を以下に述べる。
成を示すブロック図で、８ビットの比較器３１と、比較
器３１の出力を出力に基づいて１ビット選択するビット
選択回路３２とから構成され、ビット選択回路３２から
出力信号３０を出力する。この回路で、インデックス・
アドレッシングを実現する手段を以下に述べる。
【００２３】（Ｂ−１）メモリのアドレス番地の値が第
１の入力信号２４に入力されると、制御信号２７により
第１の入力信号が選択されレジスタＡに入力される。第
２の入力信号２５に値が入力されると、レジスタＢに入
力される。また、第３の入力信号２６に値が入力される
と、レジスタＣに入力される。
１の入力信号２４に入力されると、制御信号２７により
第１の入力信号が選択されレジスタＡに入力される。第
２の入力信号２５に値が入力されると、レジスタＢに入
力される。また、第３の入力信号２６に値が入力される
と、レジスタＣに入力される。
【００２４】（Ｂ−２）レジスタＣに入力された値は、
２の補数変換回路１５により負の値となり、加算器１７
にレジスタＡ，レジスタＢの値と共に入力される。ま
た、先行１検出回路１９によりレジスタＣの値の先行す
る１のビットの値が検出される。また、レジスタＡとレ
ジスタＢの値を加算器１６に入力され、この加算器の出
力は反転回路１８により反転される。
２の補数変換回路１５により負の値となり、加算器１７
にレジスタＡ，レジスタＢの値と共に入力される。ま
た、先行１検出回路１９によりレジスタＣの値の先行す
る１のビットの値が検出される。また、レジスタＡとレ
ジスタＢの値を加算器１６に入力され、この加算器の出
力は反転回路１８により反転される。
【００２５】（Ｂ−３）選択回路２０は、入力信号２５
の最上位ビットが’１’ならば加算器１７の出力を、’
０’ならば反転回路１８の出力を出力する。レジスタＡ
の値と選択回路２０の出力が比較器２１に入力されて各
ビットに対する出力結果のうち１ビットをビット選択回
路３２により選択する。このとき出力信号３０として
は、レジスタＡと選択回路２０のそれぞれのビットの値
が等しければ’０’を、異なれば’１’を出力する。
の最上位ビットが’１’ならば加算器１７の出力を、’
０’ならば反転回路１８の出力を出力する。レジスタＡ
の値と選択回路２０の出力が比較器２１に入力されて各
ビットに対する出力結果のうち１ビットをビット選択回
路３２により選択する。このとき出力信号３０として
は、レジスタＡと選択回路２０のそれぞれのビットの値
が等しければ’０’を、異なれば’１’を出力する。
【００２６】（Ｂ−４）ビット選択回路３２の出力が’
１’ならば加算器１６を、’０’ならば加算器１７の値
を選択回路２２により選択する。
１’ならば加算器１６を、’０’ならば加算器１７の値
を選択回路２２により選択する。
【００２７】（Ｂ−５）選択回路２２の出力をレジスタ
Ｄと選択回路１１を通してレジスタＡに入力する。
Ｄと選択回路１１を通してレジスタＡに入力する。
【００２８】（Ｂ−６）レジスタＤの値を出力とする。
以上のように（Ｂ−１）〜（Ｂ−６）を繰り返し行え
ば、比較器２１の値が’０’となりインデックス・アド
レッシングでリングカウンタを実現できる。
以上のように（Ｂ−１）〜（Ｂ−６）を繰り返し行え
ば、比較器２１の値が’０’となりインデックス・アド
レッシングでリングカウンタを実現できる。
【００２９】次に、具体例として第１の入力信号２４が
［０００００１００］、第２の入力信号２５が［１１１
１１１０１］、第３の入力信号２６が［００００１００
０］として説明する。
［０００００１００］、第２の入力信号２５が［１１１
１１１０１］、第３の入力信号２６が［００００１００
０］として説明する。
【００３０】（Ｂ−１）レジスタＡ＝［０００００１０
００］、レジスタＢ＝［１１１１１１０１］となり、レ
ジスタＣ＝［００００１０００］となる。
００］、レジスタＢ＝［１１１１１１０１］となり、レ
ジスタＣ＝［００００１０００］となる。
【００３１】（Ｂ−２）２の補数変換回路は［１１１１
１１１０］となるので、加算器１６の出力は［００００
０００１］、加算器１７の出力は［００００１００１］
となる。また先行１検出回路１９の出力は４ビット目
に’１’があるので［００００１０００］となり、反転
回路１８の出力は、［１１１１１１１０］となる。
１１１０］となるので、加算器１６の出力は［００００
０００１］、加算器１７の出力は［００００１００１］
となる。また先行１検出回路１９の出力は４ビット目
に’１’があるので［００００１０００］となり、反転
回路１８の出力は、［１１１１１１１０］となる。
【００３２】（Ｂ−３）選択回路２０の出力は加算器１
７の出力を選択するので［００００１００１］となる。
比較器３１の出力は［００００１１０１］となり、ビッ
ト選択回路３２の出力は先行１検出回路１９の出力が４
ビット目に’１’があるので’１’となる。
７の出力を選択するので［００００１００１］となる。
比較器３１の出力は［００００１１０１］となり、ビッ
ト選択回路３２の出力は先行１検出回路１９の出力が４
ビット目に’１’があるので’１’となる。
【００３３】（Ｂ−４）選択回路２２の出力は、加算器
１６の出力を選択するので［０００００００１］とな
る。
１６の出力を選択するので［０００００００１］とな
る。
【００３４】（Ｂ−５）レジスタＤ＝［０００００００
１］となる。
１］となる。
【００３５】（Ｂ−６）出力信号２８は［００００１０
００］となる。以上の動作を繰返すと、比較器２１の出
力が’１’になるまで出力信号２８は加算器１６の出力
をとるので、以下のように値が変化する。
００］となる。以上の動作を繰返すと、比較器２１の出
力が’１’になるまで出力信号２８は加算器１６の出力
をとるので、以下のように値が変化する。
【００３６】
【００３７】図３は本発明の他の実施例に用いられる比
較器２１のブロック図で、これ以外は第１の実施例と同
じものである。この比較器２１は先行１検出回路１９の
出力に基づいて１ビットを選択する２個のビット選択回
路３２，３５と、これらビット選択回路３２，３５の出
力を比較する１ビットの比較器３６とから構成される。
この回路構成でリングカウントを実現する手段を説明す
るが、第１の実施例と異なる部分についてだけ述べる。
較器２１のブロック図で、これ以外は第１の実施例と同
じものである。この比較器２１は先行１検出回路１９の
出力に基づいて１ビットを選択する２個のビット選択回
路３２，３５と、これらビット選択回路３２，３５の出
力を比較する１ビットの比較器３６とから構成される。
この回路構成でリングカウントを実現する手段を説明す
るが、第１の実施例と異なる部分についてだけ述べる。
【００３８】（Ｃ−３）レジスタＡの値と選択回路２０
の出力がビット選択回路３２，３５に入力され、先行１
検出回路１９の出力によってそれぞれの１ビットが選択
される。それぞれのビット選択回路３２，３５の出力の
値が等しいか否かを１ビットの比較器３６により比較
し、等しければ’０’を、異なれば’１’を出力する。
の出力がビット選択回路３２，３５に入力され、先行１
検出回路１９の出力によってそれぞれの１ビットが選択
される。それぞれのビット選択回路３２，３５の出力の
値が等しいか否かを１ビットの比較器３６により比較
し、等しければ’０’を、異なれば’１’を出力する。
【００３９】この場合、（Ｂ−１）〜（Ｂ−２）、（Ｃ
−３）、（Ｂ−４）〜（Ｂ−６）を繰返し行えば、比較
器２１の値が’０’となることでリングカウンタを実現
できる。具体例として第１の入力信号が［０００００１
００］、第２の入力信号が［１１１１１１０１］第３の
入力信号が［００００１０００］として説明する。
−３）、（Ｂ−４）〜（Ｂ−６）を繰返し行えば、比較
器２１の値が’０’となることでリングカウンタを実現
できる。具体例として第１の入力信号が［０００００１
００］、第２の入力信号が［１１１１１１０１］第３の
入力信号が［００００１０００］として説明する。
【００４０】（Ｂ−１）レジスタＡ＝［０００００１０
０］、レジスタＢ＝［１１１１１１０１］となり、レジ
スタＣ＝［００００１０００］となる。
０］、レジスタＢ＝［１１１１１１０１］となり、レジ
スタＣ＝［００００１０００］となる。
【００４１】（Ｂ−２）２の補数変換回路１５の出力は
［１１１１１１１０］となり、加算器１６の出力は［０
００００００１］、加算器１７の出力は［００００１０
０１］となる。また先行１検出回路１９の出力は４ビッ
ト目に’１’があるので［００００１０００］となり、
反転回路１８の出力は、［１１１１１１１０］となる。
［１１１１１１１０］となり、加算器１６の出力は［０
００００００１］、加算器１７の出力は［００００１０
０１］となる。また先行１検出回路１９の出力は４ビッ
ト目に’１’があるので［００００１０００］となり、
反転回路１８の出力は、［１１１１１１１０］となる。
【００４２】（Ｃ−３）ビット選択回路３２の出力とビ
ット選択回路３５の出力は、先行１検出回路１９の出力
が４ビット目に’１’があるので選択回路１１の出力
が’０’，選択回路２０の出力が’１’となる。従って
１ビットの比較器３６の出力が’０’となる。
ット選択回路３５の出力は、先行１検出回路１９の出力
が４ビット目に’１’があるので選択回路１１の出力
が’０’，選択回路２０の出力が’１’となる。従って
１ビットの比較器３６の出力が’０’となる。
【００４３】（Ｂ−４）選択回路２２の出力は、加算器
１６の出力を選択するので［０００００００１］とな
る。
１６の出力を選択するので［０００００００１］とな
る。
【００４４】（Ｂ−５）レジスタＤ＝［０００００００
１］となる。
１］となる。
【００４５】（Ｂ−６）出力信号は［００００１００
０］となる。以上の動作を繰返すと、比較器２１の出力
が’１’になるまで出力信号は加算器１６の出力をとる
ので第１の実施例と同様に値が変化する。
０］となる。以上の動作を繰返すと、比較器２１の出力
が’１’になるまで出力信号は加算器１６の出力をとる
ので第１の実施例と同様に値が変化する。
【００４６】
【００４７】
【発明の効果】以上説明したように本発明の演算回路
は、リングカウンタとして用いることにより、インデッ
クス・アドレッシングを行えるという効果がある。
は、リングカウンタとして用いることにより、インデッ
クス・アドレッシングを行えるという効果がある。
【図１】本発明の第１の実施例の演算回路のブロック
図。
図。
【図２】図１の比較器のブロック図。
【図３】ほ発明の第２の実施例に用いられる比較器のブ
ロック図。
ロック図。
【図４】従来例の演算回路のブロック図。
１１，２０，２２ 選択回路 １２，１３，１４，２３ レジスタＡ，Ｂ，Ｃ，Ｄ １５ ２の補数変換回路 １６，１７ 加算器（１），（２） １８ 反転回路 １９ 先行１検出器 ２１ 比較器 ２４，２５，２６ 第１，第２，第３の入力信号 ２７ 制御信号 ２８ 出力信号 ２９ カウンタ ３０ ビット選択出力 ３１ ８ビット比較器 ３２，３５ ビット選択回路 ３６ １ビット比較器
Claims (1)
- 【請求項１】 メモリのアドレス番地を示すｎ（ｎ≧１
の正の整数）ビット長の第１の入力信号と第３の選択出
力とを入力して外部からの制御信号に基づいていずれか
を選択する第１の選択回路と、この第１の選択回路の出
力値を保持するｎビットの第１のレジスタと、メモリア
クセスに必要なインデックス値を示すｎビット長の第２
の入力信号を入力しその値を保持するｎビットの第２の
レジスタと、ある一定範囲内で周期的にカウントさせる
のに必要なｎビット長の第３の入力信号を入力しその値
を保持する第３のレジスタと、この第３のレジスタの出
力を入力して２の補数に変換する２の補数変換回路と、
前記第１のレジスタの出力と前記第２のレジスタの出力
を入力してｎビットの加算を行う第１の加算器と、前記
第１のレジスタの出力と前記第２のレジスタの出力と前
記２の補数変換回路の出力を入力してｎビットの加算を
行う第２の加算器と、前記第１の加算器の出力を反転す
るｎビットの反転回路と、前記第３のレジスタの出力を
入力して最も上位ビットにある’１’を検出する先行１
検出回路と、前記反転回路の出力と前記第２の加算器の
出力とを入力して前記第２の入力信号の最上位ビットに
基づいていずれか一方を選択出力する第２の選択回路
と、前記第２の選択回路の出力と前記第１のレジスタの
出力とを各ビット毎に比較しこの比較出力を前記先行１
検出回路の出力に基づいて１ビットづつ出力する比較器
と、前記第１の加算器の出力と前記第２の加算器の出力
を入力し前記比較器の出力に基づいていずれかを選択し
前記第３の選択出力とするｎビットの第３の選択回路
と、この第３の選択回路の出力値を保持し出力信号とす
る第４のレジスタとを備えることを特徴とする演算回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4292823A JP2959303B2 (ja) | 1992-10-30 | 1992-10-30 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4292823A JP2959303B2 (ja) | 1992-10-30 | 1992-10-30 | 演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06139139A JPH06139139A (ja) | 1994-05-20 |
| JP2959303B2 true JP2959303B2 (ja) | 1999-10-06 |
Family
ID=17786811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4292823A Expired - Fee Related JP2959303B2 (ja) | 1992-10-30 | 1992-10-30 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2959303B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3097586B2 (ja) * | 1997-03-06 | 2000-10-10 | 日本電気株式会社 | 信号検出器 |
-
1992
- 1992-10-30 JP JP4292823A patent/JP2959303B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06139139A (ja) | 1994-05-20 |
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