JP2956373B2 - 演算回路 - Google Patents
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- JP2956373B2 JP2956373B2 JP23671892A JP23671892A JP2956373B2 JP 2956373 B2 JP2956373 B2 JP 2956373B2 JP 23671892 A JP23671892 A JP 23671892A JP 23671892 A JP23671892 A JP 23671892A JP 2956373 B2 JP2956373 B2 JP 2956373B2
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Description
【０００１】
【産業上の利用分野】本発明はディジタル信号処理にお
ける演算回路に関し、特にＦＩＲフィルタの遅延用メモ
リのアドレス生成を効率的に実現するリングメモリアド
レス機能に関する。
ける演算回路に関し、特にＦＩＲフィルタの遅延用メモ
リのアドレス生成を効率的に実現するリングメモリアド
レス機能に関する。
【０００２】
【従来の技術】従来のリングメモリアドレスの機能を、
日本電気製μＰＤ７７２４０の場合について図４を参照
して説明する。図４において、選択回路４１は先頭アド
レスを示す１６ビットの入力信号２３ａと１６ビットの
カウンタ４４の出力とを制御信号２５の値によって選択
し、この選択回路４１の出力のデータは１６ビットのレ
ジスタ４２に入力される。レジスタ４３はカウンタ４４
のキャリーを伝搬させないビットを指定するレジスタ
で、カウンタ４４はレジスタ４３の値のビットより上位
にキャリーを伝搬させないように働く。
日本電気製μＰＤ７７２４０の場合について図４を参照
して説明する。図４において、選択回路４１は先頭アド
レスを示す１６ビットの入力信号２３ａと１６ビットの
カウンタ４４の出力とを制御信号２５の値によって選択
し、この選択回路４１の出力のデータは１６ビットのレ
ジスタ４２に入力される。レジスタ４３はカウンタ４４
のキャリーを伝搬させないビットを指定するレジスタ
で、カウンタ４４はレジスタ４３の値のビットより上位
にキャリーを伝搬させないように働く。
【０００３】このような回路構成で、リングカウンタを
実現する手順を以下に説明する。入力信号２３ａからメ
モリのアドレス番地の値が入力されると、選択回路４１
は制御信号２６によって入力信号２３ａが選択される。
この選択信号の出力の値は、レジスタ４２に入力され値
を保持される。レジスタ４２の出力は出力信号になると
共に、カウンタ４４に入力され、カウントされる。この
時ビット位置指定レジスタ４３で指定されたビットより
上には、キャリーが伝搬しないようにカウントされる。
カウンタ４４の出力は選択回路４１に入力され、制御信
号２５によりカウンタの出力が選択される。以上のよう
な繰返し動作によりリングカウンタを実現できる。
実現する手順を以下に説明する。入力信号２３ａからメ
モリのアドレス番地の値が入力されると、選択回路４１
は制御信号２６によって入力信号２３ａが選択される。
この選択信号の出力の値は、レジスタ４２に入力され値
を保持される。レジスタ４２の出力は出力信号になると
共に、カウンタ４４に入力され、カウントされる。この
時ビット位置指定レジスタ４３で指定されたビットより
上には、キャリーが伝搬しないようにカウントされる。
カウンタ４４の出力は選択回路４１に入力され、制御信
号２５によりカウンタの出力が選択される。以上のよう
な繰返し動作によりリングカウンタを実現できる。
【０００４】次に、具体例として入力信号２３ａに［０
０００００００００１１１０００］、レジスタ４３に
［０００００００００００００１００］（＝４）が入力
されるとする。入力信号２３ａの入力により、この値を
選択回路４１が選択し、レジスタ４２にこの値が入力さ
れる。従って、出力信号２６及びカウンタ４４の入力は
［００００００００００１１１０００］となる。また、
レジスタ４３には値４がセットされているので、４ビッ
ト以上にはキャリーが伝搬しない。従って、カウンタ４
４の出力は［００００００００００１１１００１］とな
る。
０００００００００１１１０００］、レジスタ４３に
［０００００００００００００１００］（＝４）が入力
されるとする。入力信号２３ａの入力により、この値を
選択回路４１が選択し、レジスタ４２にこの値が入力さ
れる。従って、出力信号２６及びカウンタ４４の入力は
［００００００００００１１１０００］となる。また、
レジスタ４３には値４がセットされているので、４ビッ
ト以上にはキャリーが伝搬しない。従って、カウンタ４
４の出力は［００００００００００１１１００１］とな
る。
【０００５】次に、レジスタ４２に［００００００００
００１１１００１］が入力され、出力信号は［００００
００００００１１１００１］となる。これを、次の入力
信号２３ａに値が入力されるまで繰返し行うと、出力信
号２６は次の表１の様になる。
００１１１００１］が入力され、出力信号は［００００
００００００１１１００１］となる。これを、次の入力
信号２３ａに値が入力されるまで繰返し行うと、出力信
号２６は次の表１の様になる。
【０００６】
【表１】
【０００７】
【発明が解決しようとする課題】上述した従来のリング
カウンタでは、２n （１，２，４・・・）の範囲内でな
ければ周期的にカウントする事ができないという欠点を
もつ。
カウンタでは、２n （１，２，４・・・）の範囲内でな
ければ周期的にカウントする事ができないという欠点を
もつ。
【０００８】本発明の目的は、任意の出力を計数できる
ようにした演算回路を提供することにある。
ようにした演算回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明の演算回路の構成
は、メモリのアドレス番地を示すｎ（ｎ≧１の正の整
数）ビット長の第１の入力信号と選択信号とを入力し外
部の制御信号に基づいていずれかを選択する第１の選択
回路と、この第１の選択回路の出力を保持するｎビット
の第１のレジスタと、ある一定範囲内で周期的にカウン
トさせるのに必要なｎビット長の第２の入力信号を保持
するｎビットの第２のレジスタと、前記第１の入力信号
を保持する第３のレジスタと、前記第１と第３のレジス
タのいずれかをビット選択出力信号の値に基づいて選択
する第２の選択回路と、前記第２のレジスタの出力を入
力し２の補数に変換する２の補数変換回路と、この２の
補数変換回路の出力と前記第２の選択回路の出力とを入
力としてｎビットの加算を行う加算器と、前記第２のレ
ジスタの出力を入力し最も上位ビットにある「１」を検
出する先行１検出回路と、前記第２の選択回路の出力と
前記加算器の出力とを前記先行１検出回路の出力に基づ
いて比較し所望の１ビットを前記ビット選択出力信号と
して出力する比較器と、計数信号と前記第２の選択回路
の出力を入力し前記ビット選択出力信号に基づいていず
れかを選択し前記選択信号として出力するｎビットの第
３の選択回路と、この第３の選択回路の出力を保持し出
力信号として出力する第４のレジスタと、この第４のレ
ジスタの出力を計数し前記計数信号として出力するカウ
ンタとを備えることを特徴とする。
は、メモリのアドレス番地を示すｎ（ｎ≧１の正の整
数）ビット長の第１の入力信号と選択信号とを入力し外
部の制御信号に基づいていずれかを選択する第１の選択
回路と、この第１の選択回路の出力を保持するｎビット
の第１のレジスタと、ある一定範囲内で周期的にカウン
トさせるのに必要なｎビット長の第２の入力信号を保持
するｎビットの第２のレジスタと、前記第１の入力信号
を保持する第３のレジスタと、前記第１と第３のレジス
タのいずれかをビット選択出力信号の値に基づいて選択
する第２の選択回路と、前記第２のレジスタの出力を入
力し２の補数に変換する２の補数変換回路と、この２の
補数変換回路の出力と前記第２の選択回路の出力とを入
力としてｎビットの加算を行う加算器と、前記第２のレ
ジスタの出力を入力し最も上位ビットにある「１」を検
出する先行１検出回路と、前記第２の選択回路の出力と
前記加算器の出力とを前記先行１検出回路の出力に基づ
いて比較し所望の１ビットを前記ビット選択出力信号と
して出力する比較器と、計数信号と前記第２の選択回路
の出力を入力し前記ビット選択出力信号に基づいていず
れかを選択し前記選択信号として出力するｎビットの第
３の選択回路と、この第３の選択回路の出力を保持し出
力信号として出力する第４のレジスタと、この第４のレ
ジスタの出力を計数し前記計数信号として出力するカウ
ンタとを備えることを特徴とする。
【００１０】
【実施例】図１は本発明の第１の実施例のブロック図で
ある。図において、第１の選択回路１１は第１の８ビッ
トの入力信号２３と第３の選択回路２０の出力とを選択
し、この選択回路１１の出力をレジスタ（Ａ）１２に入
力する。もう一方の第２の８ビットの入力信号２４はレ
ジスタ（Ｂ）１３に入力され、第１の入力信号２３はレ
ジスタ（Ｃ）１４にも入力される。レジスタ１３の出力
は２の補数変換回路１５に入力され、レジスタＡとレジ
スタＣの出力信号は第２の選択回路１６で選択される。
これら回路１５，１６の出力は８ビットの加算器１７で
加算される。レジスタＢの値の最も上位ビットにある
「１」を検出する先行１検出回路１８が設けられ、この
先行１検出回路１８の値に基づいて比較器１９が所望の
１ビットを出力する。
ある。図において、第１の選択回路１１は第１の８ビッ
トの入力信号２３と第３の選択回路２０の出力とを選択
し、この選択回路１１の出力をレジスタ（Ａ）１２に入
力する。もう一方の第２の８ビットの入力信号２４はレ
ジスタ（Ｂ）１３に入力され、第１の入力信号２３はレ
ジスタ（Ｃ）１４にも入力される。レジスタ１３の出力
は２の補数変換回路１５に入力され、レジスタＡとレジ
スタＣの出力信号は第２の選択回路１６で選択される。
これら回路１５，１６の出力は８ビットの加算器１７で
加算される。レジスタＢの値の最も上位ビットにある
「１」を検出する先行１検出回路１８が設けられ、この
先行１検出回路１８の値に基づいて比較器１９が所望の
１ビットを出力する。
【００１１】第３の選択回路２０はレジスタＡの出力と
カウンタ２１の出力をビット選択回路の出力２７に基づ
いていずれかを選択し、カウンタ２１はレジスタＣの値
をカウントする。また第２の選択回路１６の出力はレジ
スタ（Ｄ）２２に入力される。第１の入力信号２３はメ
モリのアドレス番地を示す８ビットの入力信号、第２の
入力信号２４はある一定範囲内で周期的にカウントさせ
るための８ビットの入力信号、制御信号２５は選択回路
１１の制御を行う。
カウンタ２１の出力をビット選択回路の出力２７に基づ
いていずれかを選択し、カウンタ２１はレジスタＣの値
をカウントする。また第２の選択回路１６の出力はレジ
スタ（Ｄ）２２に入力される。第１の入力信号２３はメ
モリのアドレス番地を示す８ビットの入力信号、第２の
入力信号２４はある一定範囲内で周期的にカウントさせ
るための８ビットの入力信号、制御信号２５は選択回路
１１の制御を行う。
【００１２】図２は図１における比較器１９の構成を示
すブロック図である。図において、３１は８ビットの比
較器、３２は比較器３１の出力を先行１検出回路１８の
出力に基づいて１ビット選択するビット選択回路であ
る。この回路により、リングカウントを実現する手順を
説明する。
すブロック図である。図において、３１は８ビットの比
較器、３２は比較器３１の出力を先行１検出回路１８の
出力に基づいて１ビット選択するビット選択回路であ
る。この回路により、リングカウントを実現する手順を
説明する。
【００１３】メモリのアドレス番地の値が第１の入力信
号２３に入力されると、制御信号２５により第１の入力
信号が選択されレジスタ（Ａ）に入力されるとともに、
レジスタ（Ｃ）１４にも入力される。また、第２の入力
信号２４に値が入力されると、レジスタ（Ｂ）１３に入
力される。この時選択回路１１，１６，２０を通して、
レジスタＡの値がレジスタ（Ｄ）２２に入力される。レ
ジスタ（Ｂ）１３に入力された値は２の補数変換回路１
５により負の値となり、加算器１７にレジスタ（Ａ）１
２の値と共に入力される。また、先行１検出回路１８に
よりレジスタ（Ｂ）１３の値の先行する１のビットの値
が検出される。
号２３に入力されると、制御信号２５により第１の入力
信号が選択されレジスタ（Ａ）に入力されるとともに、
レジスタ（Ｃ）１４にも入力される。また、第２の入力
信号２４に値が入力されると、レジスタ（Ｂ）１３に入
力される。この時選択回路１１，１６，２０を通して、
レジスタＡの値がレジスタ（Ｄ）２２に入力される。レ
ジスタ（Ｂ）１３に入力された値は２の補数変換回路１
５により負の値となり、加算器１７にレジスタ（Ａ）１
２の値と共に入力される。また、先行１検出回路１８に
よりレジスタ（Ｂ）１３の値の先行する１のビットの値
が検出される。
【００１４】レジスタ（Ａ）１２の値と加算器１７の出
力が比較器１９に入力され、各ビットの値が等しいか否
かを比較され、先行１検出回路１８の出力に基づいて比
較器１９の各ビットに対する出力結果のうち１ビットを
ビット選択回路３２により選択する。このとき出力とし
ては、各入力信号３３，３４のそれぞれのビットの値が
等しければ「０」を、異なれば「１」を出力する。ビッ
ト選択回路３２の出力が「１」ならばカウンタ２１の出
力を、「０」ならば選択回路１６の値を選択回路２０に
より選択する。また選択回路１６においてはビット選択
回路３２の出力が「１」ならばレジスタ（Ａ）１２を、
「０」ならばレジスタ（Ｃ）１４の値を選択する。選択
回路２０の出力をレジスタ（Ａ）１２とレジスタ（Ｄ）
２２に入力し、このレジスタ２２の値を出力とする。こ
の時、カウンタ２１によりレジスタ２２の値はカウント
される。このステップを繰返し行えば、比較器１９の値
が「０」となりリングカウンタを実現できる。
力が比較器１９に入力され、各ビットの値が等しいか否
かを比較され、先行１検出回路１８の出力に基づいて比
較器１９の各ビットに対する出力結果のうち１ビットを
ビット選択回路３２により選択する。このとき出力とし
ては、各入力信号３３，３４のそれぞれのビットの値が
等しければ「０」を、異なれば「１」を出力する。ビッ
ト選択回路３２の出力が「１」ならばカウンタ２１の出
力を、「０」ならば選択回路１６の値を選択回路２０に
より選択する。また選択回路１６においてはビット選択
回路３２の出力が「１」ならばレジスタ（Ａ）１２を、
「０」ならばレジスタ（Ｃ）１４の値を選択する。選択
回路２０の出力をレジスタ（Ａ）１２とレジスタ（Ｄ）
２２に入力し、このレジスタ２２の値を出力とする。こ
の時、カウンタ２１によりレジスタ２２の値はカウント
される。このステップを繰返し行えば、比較器１９の値
が「０」となりリングカウンタを実現できる。
【００１５】次に、具体例として第１の入力信号２３が
［００００１０００］、第２の入力信号２４が［０００
００１０１］の場合を説明する。まず、レジスタＡ＝
［００００１０００］、レジスタＣ＝［００００１００
０］となる。また、レジスタＢ＝［０００００１０１］
となりレジスタＤ＝［００００１０００］となる。従っ
て出力信号は、［００００１０００］となる。
［００００１０００］、第２の入力信号２４が［０００
００１０１］の場合を説明する。まず、レジスタＡ＝
［００００１０００］、レジスタＣ＝［００００１００
０］となる。また、レジスタＢ＝［０００００１０１］
となりレジスタＤ＝［００００１０００］となる。従っ
て出力信号は、［００００１０００］となる。
【００１６】２の補数変換回路１５の出力は、［１１１
１１０１１］となる。従って加算器１７の出力は、［０
０００００１１］となる。また先行１検出回路１８の出
力は、３ビット目に「１」があるので［０００００１０
０］となる。比較器３１の出力は、［００００１０１
１］となり、ビット選択回路３２の出力は、先行１検出
回路１８の出力が３ビット目に「１」があるので「０」
となる。選択回路１６の出力は、［００００１０００］
となる。従って選択回路２０の出力は、［００００１０
００］となり、レジスタＤ＝［００００１０００］とな
る出力信号２６は、［００００１０００］となる。また
カウンタ２１の出力は、［００００１００１］となる。
１１０１１］となる。従って加算器１７の出力は、［０
０００００１１］となる。また先行１検出回路１８の出
力は、３ビット目に「１」があるので［０００００１０
０］となる。比較器３１の出力は、［００００１０１
１］となり、ビット選択回路３２の出力は、先行１検出
回路１８の出力が３ビット目に「１」があるので「０」
となる。選択回路１６の出力は、［００００１０００］
となる。従って選択回路２０の出力は、［００００１０
００］となり、レジスタＤ＝［００００１０００］とな
る出力信号２６は、［００００１０００］となる。また
カウンタ２１の出力は、［００００１００１］となる。
【００１７】以上の動作を繰返すと、ビット選択回路３
２の出力が「０」になるまで出力信号はカウンタ２１の
出力をとるので次の表２の様に値が変化する。
２の出力が「０」になるまで出力信号はカウンタ２１の
出力をとるので次の表２の様に値が変化する。
【００１８】
【表２】
【００１９】図３は本発明の他の実施例として別の比較
器１９のブロック図である。図において、ビット選択回
路３２ａは選択回路１６の８ビット出力３３のうち、先
行１検出回路１８の出力３５に基づいて１ビットを選択
し、ビット選択回路３２ｂは２の補数変換回路１５の８
ビットの出力３４のうち、先行１検出回路１８の出力３
５に基づいて１ビットを選択する。これらビット選択回
路３２ａ，３２ｂの出力を１ビットの比較器３７で比較
し、比較出力３６を得る。
器１９のブロック図である。図において、ビット選択回
路３２ａは選択回路１６の８ビット出力３３のうち、先
行１検出回路１８の出力３５に基づいて１ビットを選択
し、ビット選択回路３２ｂは２の補数変換回路１５の８
ビットの出力３４のうち、先行１検出回路１８の出力３
５に基づいて１ビットを選択する。これらビット選択回
路３２ａ，３２ｂの出力を１ビットの比較器３７で比較
し、比較出力３６を得る。
【００２０】この回路によりリングカウントを実現する
手順を説明する。レジスタ（Ａ）１２の値と加算器１７
の出力がビット選択回路３２ａ，３２ｂに入力され、先
行１検出回路１８の出力３５によってそれぞれの１ビッ
トが選択される。それぞれのビット検出回路の出力の値
が等しいか否かを１ビットの比較器３７により比較し、
等しければ「０」を、異なれば「１」を出力する。この
動作を繰返し行えば、比較器３７の値が「０」となるこ
とでリングカウンタを実現できる。
手順を説明する。レジスタ（Ａ）１２の値と加算器１７
の出力がビット選択回路３２ａ，３２ｂに入力され、先
行１検出回路１８の出力３５によってそれぞれの１ビッ
トが選択される。それぞれのビット検出回路の出力の値
が等しいか否かを１ビットの比較器３７により比較し、
等しければ「０」を、異なれば「１」を出力する。この
動作を繰返し行えば、比較器３７の値が「０」となるこ
とでリングカウンタを実現できる。
【００２１】次に、具体例として第１の入力信号２３が
［００００１０００］、第２の入力信号２４が［０００
００１０１］の場合を説明する。レジスタＡ＝［０００
０１０００］、レジスタＣ＝［００００１０００］とな
り、次にレジスタＢ＝［０００００１０１］となり、レ
ジスタＤ＝［００００１０００］となる。従って出力信
号２６は［００００１０００］となる。２の補数変換回
路１５の出力は、［１１１１１０１１］となるので、加
算器１７の出力は、［００００００１１］となる。また
先行１検出回路１８の出力は、３ビット目に「１」があ
るので［０００００１００］となる。
［００００１０００］、第２の入力信号２４が［０００
００１０１］の場合を説明する。レジスタＡ＝［０００
０１０００］、レジスタＣ＝［００００１０００］とな
り、次にレジスタＢ＝［０００００１０１］となり、レ
ジスタＤ＝［００００１０００］となる。従って出力信
号２６は［００００１０００］となる。２の補数変換回
路１５の出力は、［１１１１１０１１］となるので、加
算器１７の出力は、［００００００１１］となる。また
先行１検出回路１８の出力は、３ビット目に「１」があ
るので［０００００１００］となる。
【００２２】ビット選択回路３２ａの出力とビット選択
回路３２ｂの出力は、先行１検出回路１８の出力が３ビ
ット目に「１」があるので両者とも「０」となる。従っ
て１ビットの比較器３７の出力は「０」となる。選択回
路１６の出力は［００００１０００］となるので、選択
回路２２の出力は、［００００１０００］となる。レジ
スタＤ＝［００００１０００］となり、出力信号２６は
［００００１０００］となる。またカウンタ２１の出力
は［００００１００１］となる。
回路３２ｂの出力は、先行１検出回路１８の出力が３ビ
ット目に「１」があるので両者とも「０」となる。従っ
て１ビットの比較器３７の出力は「０」となる。選択回
路１６の出力は［００００１０００］となるので、選択
回路２２の出力は、［００００１０００］となる。レジ
スタＤ＝［００００１０００］となり、出力信号２６は
［００００１０００］となる。またカウンタ２１の出力
は［００００１００１］となる。
【００２３】以上の動作を繰返すと、ビット選択回路３
２ａ，３２ｂの出力が「０」になるまで出力信号はカウ
ンタ２１の出力をとるので前述の表２と同様に値が変化
する。
２ａ，３２ｂの出力が「０」になるまで出力信号はカウ
ンタ２１の出力をとるので前述の表２と同様に値が変化
する。
【００２４】
【発明の効果】以上説明したように本発明の演算回路
は、リングカウンタとして用いられることにより、任意
の整数値を一定の範囲内で周期的にカウントできるとい
う効果がある。
は、リングカウンタとして用いられることにより、任意
の整数値を一定の範囲内で周期的にカウントできるとい
う効果がある。
【図１】本発明の第１の実施例の演算回路のブロック図
である。
である。
【図２】図１の比較器のブロック図。
【図３】本発明の第２の実施例に用いられる比較器のブ
ロック図。
ロック図。
【図４】従来例の演算回路のブロック図。
【符号の説明】 １１，１６，２０，４１ 選択回路 １２，１３，１４，２２ レジスタＡ〜Ｄ １５ ２の補数変換回路 １７ 加算器 １８ 先行１検出器 １９ 比較器 ２１，４４ カウンタ ２３，２４ 第１，第２の入力信号 ２３ａ 入力信号 ２５ 制御信号 ２７ ビット選択回路出力 ３１ ８ビットの比較器 ３２，３２ａ，３２ｂ ビット選択回路 ３３ １０６の出力 ３４ １０５の出力 ３５ １０８の出力 ３６ 出力信号 ３７ １ビット比較器 ４２ レジスタ ４３ ビット位置指定レジスタ
Claims (1)
- 【請求項１】 メモリのアドレス番地を示すｎ（ｎ≧１
の正の整数）ビット長の第１の入力信号と選択信号とを
入力し外部の制御信号に基づいていずれかを選択する第
１の選択回路と、この第１の選択回路の出力を保持する
ｎビットの第１のレジスタと、ある一定範囲内で周期的
にカウントさせるのに必要なｎビット長の第２の入力信
号を保持するｎビットの第２のレジスタと、前記第１の
入力信号を保持する第３のレジスタと、前記第１と第３
のレジスタのいずれかをビット選択出力信号の値に基づ
いて選択する第２の選択回路と、前記第２のレジスタの
出力を入力し２の補数に変換する２の補数変換回路と、
この２の補数変換回路の出力と前記第２の選択回路の出
力とを入力としてｎビットの加算を行う加算器と、前記
第２のレジスタの出力を入力し最も上位ビットにある
「１」を検出する先行１検出回路と、前記第２の選択回
路の出力と前記加算器の出力とを前記先行１検出回路の
出力に基づいて比較し所望の１ビットを前記ビット選択
出力信号として出力する比較器と、計数信号と前記第２
の選択回路の出力を入力し前記ビット選択出力信号に基
づいていずれかを選択し前記選択信号として出力するｎ
ビットの第３の選択回路と、この第３の選択回路の出力
を保持し出力信号として出力する第４のレジスタと、こ
の第４のレジスタの出力を計数し前記計数信号として出
力するカウンタとを備えることを特徴とする演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23671892A JP2956373B2 (ja) | 1992-09-04 | 1992-09-04 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23671892A JP2956373B2 (ja) | 1992-09-04 | 1992-09-04 | 演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0683851A JPH0683851A (ja) | 1994-03-25 |
| JP2956373B2 true JP2956373B2 (ja) | 1999-10-04 |
Family
ID=17004751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23671892A Expired - Fee Related JP2956373B2 (ja) | 1992-09-04 | 1992-09-04 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2956373B2 (ja) |
-
1992
- 1992-09-04 JP JP23671892A patent/JP2956373B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0683851A (ja) | 1994-03-25 |
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