JPH026463B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、標本数変換回路に関し、特に画像
信号等の標本数を変換る回路に関するものであ
る。

画像信号や音声信号のデイジタル処理におい
て、信号は標本値の集合として表わされる。音声
信号は勿論のこと画像信号も走査により時間に従
つて振幅が変化する電気信号として処理されるの
で、標本値は時系列を成しており、通常の場合標
本間の時間間隔は一定である。

信号の変化の速さに対して、標本間の間隔が十
分に小さい場合において、標本の間引きや内挿に
よつて標本数を変換することにより得られる系列
は、同数の標本値を持つ本来の標本値系列の良い
近似となる。Ｍ個の標本の系列S_IをＮ個の標本の
系列Ｓ_Oに変換したとする。ここでＭ、Ｎは正整
数である。Ｍ＞Ｎであれば、変換の結果は同じ信
号に対して粗い標本化を行つた標本系列にほぼ等
しい。もし、変換前後の標本時間間隔を等しいも
のとすれば、変換後は信号が時間的に圧縮された
ものとなる。画像信号の場合には、画像が縮小さ
れることに等しい。逆に、Ｍ＜Ｎであれば変換結
果は信号に対してより密な標本化を行つた標本系
列に近いものとなり、変換前後の標本間隔を等し
いとすれば信号の時間伸長や画像の拡大になる。

上述の様な標本数変換をデイジタル的に行う回
路では、従来数値ＭとＮの関係は比較的単純なも
のに限られていた。

第１図ａはＭ＞Ｎの場合の標本数変換回路の構
成の従来例を示すブロツク図である。変換前の標
本値系列S_Iがメモリ１１に記憶されており、アド
レスカウンタ１２をクロツクSFによりカウント
アツプすることにより、標本値DTが順次得られ
る。同じクロツクCKは分周カウンタ１３にも印
加され、計数値は比較回路１４の一方の入力とな
つている。比較回路１４のもう一方の入力には、
分周比を示す２進信号DRが印加されており、分
周カウンタ１３の計数値が信号DRに一致した時
に、比較回路１４より一致パルスが出力される。
このパルスは分周カウンタ１３のリセツト端子に
与えられて、分周カウンタ１３をリセツトするの
で、分周カウンタ１３は数値DRを周期とする計
数を繰返す。

一致パルスは、また再サンプルパルスSMとし
て出力され、このパルスが出力された時点でのメ
モリ１１の出力値DTを変換後の標本値とするこ
とを示す。従つて、再サンプルパルスSMの出力
された時点のみのメモリ１１の出力値は変換後の
標本値系列Ｓ_Oとなつている。第１図ｂは、上述
のような変換回路による標本数変換の一例を示す
図で、分周比が２の場合を示す。以下では簡単の
ため標本値は２値信号０又は１であるとする。こ
の例では、ＭとＮは２対１の簡単な比を成してお
り、標本数変換は１標本置きの間引きに等しい。
第１図の様な回路構成では、一般にＭとＮの比は
分周比DRに等しく、変換はDR−１標本置きの
間引きとなるのが普通である。ＭとＮの比が整数
でないときは比較回路１４への入力信号DRを再
サンプルパルスSM発生毎に変化させればよいが
その制御は繁雑である。

第２図ａはＭ＜Ｎの場合の標本数変換回路の構
成の従来例を示すブロツク図である。この第２図
ａにおいて、各部の機能動作は、第１図ａの場合
と同様でるが、信号線の接続が異なる。分周カウ
ンタ２３へ印加されるクロツクCKは、そのまま
再サンプルパルスSMとして出力され、また比較
回路２４の出力の一致パルスが分周カウンタ２３
のリセツトと共にアドレスカウンタ２２のカウン
トアツプを行なう。これにより、比較回路２４に
入力される信号DRだけの分周比だけの再サンプ
ルパルスSMにつき１つのカウントアツプパルス
SFが発生される。従つて、変換前の標本系列S_I
のそれぞれの標本値が分周比DR個づつ標本系列
Ｓ_Oの標本値として出力され、標本数はDR倍され
ることになる。

第２図ｂは分周比が２、即ちＭ対Ｎが１対２の
場合の変換例を示す。第２図のような回路構成で
は、ＮがＭの整数倍であるのが普通であり、そう
でなければ比較回路２４への入力値DRをカウン
トアツプパルスSF毎に変化させなければならず、
制御は繁雑である。

上述の様な従来の回路構成で、ＭとＮの値を任
意に選べるようにするには、ＭとＮの大小に従つ
て第１図と第２図の回路接続を切換えなければな
らず、回路構成とその制御はさらに複雑になる。

それゆえに、この発明の主たる目的は、比較的
簡単な単一の回路で、ＭとＮの値を任意に設定で
きるような標本数変換回路を提供することであ
る。

この発明は、要約すれば、Ｍ個の第１の標本値
系列により表わされる信号をＮ個の第２の標本値
系列に変換する回路において、数値Ｍを表わす２
進信号を−Ｍを表わす２進信号に負化し、選択手
段でこの−Ｍの２進信号または数値Ｎを表わす２
進信号の一方を選択して加算回路に与える。加算
回路は選択された信号と一時記憶手段に記憶され
ている数値とを加算して一時記憶手段に記憶させ
る。この一時記憶された信号と数値Ｍを表わす２
進信号とを比較し、この比較に応じて選択信号を
選択手段に与えるとともに、第１の標本値系列中
の次の標本値信号を要求するかあるいは第２の標
本値系列への次の標本値の追加をするかを表わす
信号を発生するようにしたものである。

この発明の上述の目的およびその他の目的と特
徴は図面を参照して行なう以下の詳細な説明から
一層明らかとなろう。

第３図はこの発明による標本数変換回路の構成
を示すブロツク図である。図に示すように、数値
Ｍを表わす２進信号が負化回路３１により数値−
Ｍの２進信号にされて選択回路３２の一方の入力
となり、もう一方には数値Ｎを表わす２進信号が
入力される。選択制御信号SLに従つて、いずれ
か一方の２進信号が選択回路３２より出力され、
加算回路３３の一方の入力Ｂとなる。加算回路３
３では、ＡとＢの両方の入力信号の２進加算が演
算され、和が出力されてレジスタ３４の入力とな
る。レジスタ３４ではストローブパルスSTによ
り入力値が出力側に伝達され、これが前記加算回
路３３のＡ入力になると共に、比較回路３５の一
方の入力の２進信号となり、他方には数値Ｍを表
わす２進信号が入力されている。比較回路３５で
は両入力の２進数の大小が比較され、数値Ａが数
値Ｍより大きいか或は等しい時に、選択回路３２
で２進信号−Ｍが出力されるような信号SGを出
力する。上述のような構成により、選択回路３
２、加算回路３３、レジスタ３４及び比較回路３
５は、ストローブパルスSTの印加直後に入出力
の変化が生じる。

シーケンス制御回路３６は、状態レジスタ６
１、リードオンメモリROM６２、状態決定論理
回路６３および出力論理回路６４によつて構成さ
れる。このシーケンス制御回路３６は前記ストロ
ーブパルスSTと、変換前の標本値系列S_Iの次の
標本値の要求を示すパルスSFおよび変換後の標
本値系列Ｓ_Oへの標本値の追加を示すパルスSMを
発生する回路で、一般的な構成の順序回路であ
る。状態レジスタ６１はクロツクCKにより入力
を出力側に伝達することにより順序回路の状態を
更新し、その出力がROM６２のアドレス入力と
なつている。ROM６２は各状態における順序回
路の出力と次の状態決定に関する指示とプログラ
ムとして記憶しており、アドレス入力に従つて出
力する。ROM６２の出力の一部は、状態決定論
理回路６３に入力され、外部入力との組み合わせ
により条件分岐など次にとるべき状態が決定され
る。ROM６２の出力の他の一部は出力論理回路
６４に入力され、クロツクCKを条件的にゲート
するなどにより、必要なパルスやレベルの出力を
発生する。外部入力としては比較回路３５の出力
SGの他に変換の開始や終了の指示（図示せず）
などがあり、出力としては上述の３種のパルスの
他に例えばレジスタ３４をリセツトするパルス
CLなどがある。

パルスSFは第１図や第２図のアドレスカウン
タのカウントパルスに相当し、パルスSMは再サ
ンプルパルスに相当するものである。

第４図は、第３図に示す負化回路３１の具体的
回路例を示すものである。この例では、４桁の２
進数Ｍを同じく４桁の２進数−Ｍに変換してい
る。加算回路４０の一方の入力値をＭ、他方の入
力値を−１とするので、加算回路４０の出力値は
Ｍ−１となり、４１ないし４４の否定回路により
全ての桁の値が論理的に反転されて−（Ｍ−１）−
１＝−Ｍを表わす２進信号が得られる。第３図の
他の構成ブロツクは、対応する論理集積回路素子
により容易に実現できる。

第５図は、第３図に示すような標本数変換回路
による標本数変換の一例を示す図で、第５図ａは
ストローブパルスST毎の変換回路の主な入出力
信号の変化を表わす図を示し、第５図ｂは変換前
後の標本値系列S_I及びS_Oの関係を示す図である。
この例はＭが７でＮが４（Ｍ＞Ｎ）の場合を示す。

変換開始前（ステツプ０）に、レジスタ３４が
リセツトされるので、比較回路３５のＡ入力の数
値は０でＭより小さくなり出力SGが０となるた
め、選択回路３２ではＮが選択されて出力Ｂの数
値は４となり、従つて加算回路３３の出力も数値
は４となる。信号SGが０であるから、ステツプ
１ではストローブパルスSTと同時にパルスSFが
出力され、これにより変換前の標本値系列S_Iの１
番目の標本値０が得られる。また、ステツプ１で
は、レジスタ３４の出力にステツプ０における加
算回路３３の出力値４が伝達されるが、これは未
だＭより小さいため比較回路３５の出力SGは０
であり、選択回路３２でもＮが選択されて、加算
回路３３の和出力値は８となる。次のステツプ２
では、ストローブパルスSTと同時にパルスSFが
発生され、標本値系列S_Iの２番号の標本値０を得
る。このとき、レジスタ３４の出力値は８に変わ
り、比較回路３５の出力SGが１となつて選択回
路３２で値−Ｍが選択され、加算回路３３の出力
値は１となる。

さらに、次のステツプ３では、信号SGが１で
あることから、ストローブパルスSTと同時に再
サンプルパルスSMが発生される。これにより、
標本値系列S_Iの２番目の標本値０が変換後の標本
値系列Ｓ_Oの１番目の標本値として出力される。
パルス発生後には、レジスタ３４の出力が１、信
号SGは０、選択回路３２の出力は４となる。以
下同様にして、各ステツプでストローブパルス
STと同時に信号SGに従つてパルスSFか或は再
サンプルパルスSMが発生され、再サンプルパル
スSMがＮ回発生されるまで、すなわち変換後の
標本値系列Ｓ_Oの標本数がＮに達するまで上述の
過程が繰返される。その結果、第５図ｂの様に標
本値系列S_Iの７標本値から４標本値が選択されて
出力され標本値系列Ｓ_Oが形成される。

第６図は、第３図に示すような標本数変換回路
による標本数変換の他の例で、Ｍが５でＮが８
（Ｍ＜Ｎ）の場合を示す。第５図の場合と同様に、
第６図ａはストローブパルスST毎の変換回路の
主な入出力信号の変化を表わし、第６図ｂは変換
前後の標本値系列S_IおよびＳ_Oの関係を示す。第
５図での回路動作と同じく、直前のステツプでレ
ジスタ３４の出力値ＡがＭすなわち５より小さけ
れば次のステツプでストローブパルスSTとパル
スSFが発生されてＡとＮの和が計算され、そう
でなければストローブパルスSTと再サンプルパ
ルスSMが発生され、Ａと−Ｍとの和が計算され
る。このときＮがＭより大きいので、再サンプル
パルスSMを発生するステツプが連続して生じる
ことが有る。この結果、第６図ｂのように変換前
の標本値系列S_I中の一部の標本値が繰返し出力さ
れて、変換後の標本値系列Ｓ_Oを形成することに
なる。そして変換後の標本数がＮに達した時に変
換が終了する。

これまでの例では、標本数変換を開始する前
に、レジスタ３４をリセツトするものとしたが、
レジスタ３４にＭ以下の正整数値をプリセツトす
れば、標本値系列S_Iから異なる標本値が選択され
て標本値系列S′_Oを形成することになる。第７図
は、その様な標本数変換の一例を示すもので、第
５図の場合と同様にして第７図ａはストローブパ
ルスST毎の変換回路の主な入出力信号の変化を
示し、第７図ｂは変換前後の標本値系列S_I及び
S′_Oの関係を示す。ＭとＮは第５図の場合と同じ
数値７および４とする。

変換開始後に、パルスCLによりレジスタ３４
をリセツトし、さらに一時的にＭを０、Ｎを６の
数値にしておいてストローブパルスSTを発生す
ると、選択回路３２および加算回路３３を経てレ
ジスタ３４に数値６がプリセツトされる。これを
初期状態とし、ＭとＮをそれぞれ７と４にして、
第５図の場合と同様のシーケンス制御が行われる
と、各ステツプは第７図ａに示すようになり、標
本数変換の結果第７図ｂの様に変換前の標本値系
列S_Iから変換後の標本値系列S′_Oが得られること
になる。変換後の系列S′_Oは、第５図ｂの変換後
の系列S_Oと標本数が同じであるが内容は異なつて
いる。これは元の信号に対して標本化の位相を変
えた標本値系列が得られたことを意味する。つま
り、レジスタ３４にプリセツトする数値を変える
ことにより標本化の位相を選択することができる
わけである。

以上の説明からわかる様に、第３図の様な標本
数変換回路ではＭとＮの値を任意に選ぶことがで
き、両者の大小関係に依らず同じ制御方法により
標本数をＭからＮへ変換することが可能である。
実施例では、説明を簡単にするためにＭとＮの値
を小さい正整数としたが、大きい整数値に対して
も負化回路３１、選択回路３２、加算回路３３、
レジスタ３４および比較回路３５のそれぞれの２
進数処理桁数を増すことにより対処できることは
いうまでもない。また、標本値は２値（０または
１の１ビツト）であるとしたが、複数ビツトより
成る多値信号の場合も、当該複数ビツトに並列に
処理することにより、同様の標本数変換が可能で
ある。さらに、変換後の標本化系列の元の信号に
対する標本化位相を選択することもできる。

以上の様に、この発明によれば、標本数変換回
路を負化回路、選択回路、加算回路、レジスタと
比較回路およびシーケンス制御回路により構成す
ることにしたので、変換前後の標本値系列の標本
数を任意に選ぶことができ、かつ同様の制御方法
で標本数変換を行える比較的簡単な回路を実現
し、信号の時間圧縮や伸長また画像の縮小や拡大
などの処理に関して有用な手段を提供することが
できる。

【図面の簡単な説明】

第１図および第２図は従来の標本数変換回路の
例を示すもので、第１図は標本数を減少させる場
合を示し、第２図は標本数を増大させる場合を示
す。第３図はこの発明の一実施例による標本数変
換回路の構成を示すブロツク図である。第４図は
負化回路の具体例を示す図である。第５図、第６
図および第７図は、この発明の一実施例による標
本数変換回路による標本数変換の実施例を示す図
である。 図において、３１は負化回路、３２は選択回
路、３３は加算回路、３４はレジスタ、３５は比
較回路、３６はシーケンス制御回路を示す。

Claims (1)

1. 【特許請求の範囲】 １ Ｍ個の第１の標本値系列により表わされる信
   号をＮ個（Ｍ、Ｎは正の整数でＭ≠Ｎ）の第２の
   標本値系列に変換する標本数変換回路において、 数値Ｍを表わす２進信号を負化した数置−Ｍを
   表わす２進信号に変換する負化手段、 前記負化手段の出力信号および数値Ｎを表わす
   ２進信号のいずれか一方を選択して出力する選択
   手段、 書込信号に応じて入力信号を出力側に伝達する
   一時記憶手段、 前記選択手段で選択された信号と前記一時記憶
   手段の出力信号とを加算し、加算した信号を前記
   一時記憶手段の入力信号として与える加算手段、 前記数値Ｍを表わす２進信号と前記一時記憶手
   段の出力信号とを比較し、両信号の表わす数値の
   大小に基づいて選択信号を前記選択手段に与える
   比較手段、および 前記書込信号を発生するとともに、前記比較手
   段の出力信号に応じて、前記第１の標本値系列中
   の次の標本値信号の要求を表わす信号および前記
   第２の標本値系列への次の標本値信号の追加を表
   わす信号のいずれか一方を発生するシーケンス制
   御手段を備えた、標本数変換回路。 ２ 前記シーケンス制御手段は、前記一時記憶手
   段に或る数値を初期設定するようにした、特許請
   求の範囲第１項記載の標本数変換回路。