JPH1078314A - 変位量検出装置 - Google Patents

Abstract

(57)【要約】 【課題】 変位量検出装置において、原点信号を得るこ
と。 【解決手段】 位相変調信号周期と基準信号周期の位相
差から内挿クロックのパルス数に換算した累積変位量を
求めてアップ／ダウンカウンタにプリセットするととも
に、夫々内挿クロックパルスの数に換算した位相変調信
号周期と基準信号周期との差をとって変位量を求め、こ
の変位量で与えられるパルス数と同数のクロックをアッ
プ／ダウンカウンタに供給し、変位の方向に従って、ア
ップ計数又はダウン計数し、計数結果と設定された定点
情報とを比較して一致したときの出力を定点出力とし、
更に、アップ／ダウンカウンタの出力からＡ／Ｂ相信号
を得て、上記定点出力とＡ／Ｂ相信号の論理積をとって
原点信号を得るようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は変位量検出装置に関
する。

【０００２】

【従来の技術】従来、磁気変調型の変位量検出装置にお
いては、検出結果を表す２つの平行変調信号を位相変調
信号に変換して、この位相変調信号の周期を基準信号の
周期と比較することによって変位量を求めていた。

【０００３】この変位量の検出精度を上げるために、内
挿処理が行われるが、この様子を、図６及び図７を参照
して簡単に説明する。図６において、入力端子Ｔ５１に
位相変調信号が入力し、その位相変調信号は微分回路５
０１において微分されて、その立ち下がり端でパルスを
出力して、アップ・カウンタ５０２のクリア端子に印加
すると共に、反転回路ＲＶ３で反転されてレジスタ５０
３及びダウン・カウンタ５０６のプリセット指令入力に
印加される。

【０００４】カウンタ５０２は、微分回路５０１からの
パルスによってクリアされた後、端子Ｔ５２から供給さ
れる内挿クロックを計算し、再びクリアされるまで増分
計数する。レジスタ５０３は微分回路５０１からのパル
スを反転回路ＲＶ３で反転した信号を受けて、その時点
のカウンタ５０２の計数値をラッチする。

【０００５】従って、この計数値は、位相変調信号周期
を内挿クロック周期で割った値となっている。換言する
と、位相変調信号周期の長さを内挿クロックのパルス数
に換算したものとなっている。

【０００６】内挿数を幾つにするかは内挿数設定器５０
４に設定する。この場合内挿数として、基準信号周期
（例えば、２０μｓｅｃ）を内挿クロック周期（例え
ば、０．１μｓｅｃ）で割った値（この例では、２０
０）を用いる。

【０００７】符号付き減算器５０５は、上記レジスタ５
０３から供給される信号Ａ（位相変調信号周期÷内挿ク
ロック周期、例えば、２２μｓｅｃ÷０．１μｓｅｃ＝
２２０）と、上記内挿数設定器から供給される信号Ｂ
（基準信号周期÷内挿クロック周期、この例では２０
０）を受信して信号Ａから信号Ｂを減算して、変位の方
向を与える方向信号Ｓと変位量信号（｜Ａ−Ｂ｜、この
例では２２０−２００＝２０）を出力する。

【０００８】この変位量信号は、変位量を内挿クロック
のパルス数として表しており、このパルス数がダウンカ
ウンタ５０６のプリセットデータとして用いられる。ダ
ウンカウンタ５０６は、プリセット指令を受ける入力端
子、プリセットデータを受ける入力端子、クロック信号
を受ける入力端子、及びボロー信号を出力する出力端子
を備えている。

【０００９】ダウンカウンタ５０６は、上記反転回路Ｒ
Ｖ３からの信号がプリセット指令端子に印加されたと
き、上記符号付き減算器５０５からのパルス数として与
えられる変位量信号（｜Ａ−Ｂ｜、この例では、２０）
をカウンタ値としてセットし、ボロー信号出力をオンに
する。このボロー信号はゲート回路ＮＡＮＤ３の１入力
に印加され、同ＮＡＮＤ３の他の入力に印加されるクロ
ック信号の通過を制御する。

【００１０】ここで、ダウンカウンタ５０６の動作につ
いて図７を参照して簡単に説明する。同図においては、
プリセットデータの値は順次４，３，３であると仮定し
ている。図６の端子Ｔ５１に入力する位相変調信号が微
分回路５０１で微分され反転回路ＲＶ３で反転された信
号は位相変調信号の立ち下がり点を示しており、従って
この点は位相変調信号の或周期の終わりと次の周期の始
めを示しているので、ダウンカウンタ５０６へのプリセ
ット指令は毎周期始めを示している。

【００１１】ダウンカウンタ５０６は、プリセット指令
を受けると、上記プリセットデータを内部にプリセット
し、ボロー信号をオンにする。この様子を図７の２段目
及び３段目に図示している。ボロー信号がオンになる
と、ＮＡＮＤ３を開きクロック発生器５０７から供給さ
れる基本クロックを後段のＡ／Ｂ相変換器に送るととも
に、カウンタ５０６に送って、セットされたカウント値
（この例では、４）をカウントダウン（減計数）する。

【００１２】この様子は図７の４段目及び５段目に図示
する。同図に示すとおり、プリセットデータが４の時は
ゲート回路ＮＡＮＤ３を通過する基本クロックのパルス
数は４個であり、ダウンカウンタは４個のパルスを計数
し、カウンタの内容は４，３，２，１，０に変化する。
カウンタ５０６の計数値がゼロに達したときボロー信号
はオフとなって、ゲート回路ＮＡＮＤ３を閉じて以後パ
ルス出力を停止する。そうして、次の変位量信号（プリ
セットデータ、３）がセットされると再び同様の動作が
繰り返される。

【００１３】以上の動作において、変位量は変位の大き
さを内挿クロックのパルスの数で表しているが、ダウン
カウンタ５０６は基本クロックに同期して動作するの
で、ゲートＮＡＮＤ３を通過してＡ／Ｂ相変換器に送ら
れるクロックは基本クロックの周期を有し、かつ、変位
量に相当する内挿クロックのパルス数と同数のクロック
パルスである。

【００１４】後段のＡ／Ｂ相変換器は、フリップフロッ
プＦＦ１，ＦＦ２，ゲートＮＡＮＤ１，ＮＡＮＤ２，オ
ア回路ＯＲ１，ＯＲ２，反転回路ＲＶ１によって構成さ
れている。オア回路ＯＲ１の一入力に前述の方向信号Ｓ
が接続されており、同オア回路の出力は直接ゲート回路
ＮＡＮＤ１の一入力に接続されているとともに、反転回
路ＲＶ１を介してゲート回路ＮＡＮＤ２の一入力も接続
されている。

【００１５】ＮＡＮＤ１，ＮＡＮＤ２の他の入力には、
上述のＮＡＮＤ３を通過したクロックパルスが入力し、
上記方向信号Ｓの極性に応じて開かれているゲートを通
って対応するフリップフロップＦＦ１又はＦＦ２に入力
して、その状態反転を行う。

【００１６】フリップフロップＦＦ１，ＦＦ２の出力は
夫々Ａ相信号、Ｂ相信号として端子Ｔ５３，Ｔ５４に出
力される。また、これらのフリップフロップの出力はオ
ア回路ＯＲ２の入力に印加され、同ＯＲ２の出力は前述
のＯＲ１の他の入力に印加されている。

【００１７】かくして、ＮＡＮＤ３からＲＶ２を通って
Ａ／Ｂ相変換器に供給されるクロックパルスは、ＮＡＮ
Ｄ１とＮＡＮＤ２を交互に通過して、フリップフロップ
ＦＦ１とＦＦ２を交互に反転させ、出力端子Ｔ５３，Ｔ
５４に交互に反転されたＡ相信号、Ｂ相信号を出力す
る。

【００１８】この様子は、図８の３〜５段目に示してあ
る。同図の左端に示す、変位量が４の場合、上記ＲＶ２
を通してＡ／Ｂ相変換器に供給されるクロックパルスの
数は４個であり、最初のパルスでＦＦ１が反転してＡ相
信号がＬ（ローレベル）となり、次のパルスでＦＦ２が
反転してＢ相信号がＬになり、更にその次のパルスでＦ
Ｆ１が再び反転してＡ相信号がＨ（ハイレベル）にな
り、最後の第４番目のパルスでＦＦ２が反転してＢ相信
号がＨになり、以後は次の周期が到来するまで変化しな
い。

【００１９】

【発明が解決しようとする課題】上記従来の方法は、高
分割の内挿が可能であり回路が簡単なため、長年使用さ
れてきた。

【００２０】しかし、この方法には、原点とＡ／Ｂ相と
の位置関係を明確にする部分が無く、又、変位センサか
ら得られる周期性変位情報の１周期分内のＡＢＳ値を持
たないため、電源立ち上げ時に、Ａ／Ｂ相（２ビット・
グレイコード）信号の状態が一定にならず、「原点信号
をＡ／Ｂ相信号に同期させたい」といった今日の市場要
求に対して応じられなかった。

【００２１】本発明は、上記の従来装置の欠点を克服す
ることを課題とする。

【００２２】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明によれば、基準信号との位相差によって変
位量が表される位相変調信号に内挿処理を施して出力す
る変位量検出装置であって、位相変調信号の周期と、変
位が無い時の位相変調信号と周期が同じ基準信号の周期
とを比較し、その差を内挿クロックのパルス数として得
るとともに、位相変調信号の周期が基準信号の周期に対
して長いか短いかを示す方向信号を得る手段と、上記パ
ルス数と同数のパルスで成るパルス列を発生する手段
と、上記パルス列と方向信号を受け、内挿数までカウン
トできるアップ／ダウンカウンタと、基準信号と位相変
調信号との位相を比較し、その位相差を内挿クロックの
パルス数として得る手段と、上記パルス数を上記アップ
／ダウンカウンタにプリセットする手段と、上記アップ
／ダウンカウンタのカウント値の連続する２ビットをグ
レイコードに変換して変位情報として出力する手段とを
備えた変位量検出装置を提供する。

【００２３】また、上記アップ／ダウンカウンタのカウ
ント値を、設定した定点と比較して定点情報を得、該定
点情報と前記変位情報の論理積を作って原点情報とする
手段を備えた変位量検出装置を提供する。

【００２４】更にまた、前記カウンタの全ビットを設定
値と比較して一致した信号と定点信号とのＡＮＤを定点
情報として出力する変位量検出装置も提供する。

【００２５】

【発明の実施の形態】本発明の変位量検出装置の基本的
構成を図１に示す。ここでは、基準信号を５０ｋＨｚ、
分割数を２００として構成されている。また、内挿クロ
ックは、５０ｋＨｚ×２００＝１０ＭＨｚに選ばれてい
る。また、２つの信号の位相が３６０°ずれることは、
変位センサから得られる変位情報の１周期分（λ）の変
化に相当する。

【００２６】図１のシステム構成において、微分回路１
０７、アップカウンタ１０８、レジスタ１０９は基準信
号と位相変調信号の位相を比較し、その差を内挿クロッ
ク周期の乗数として得るための回路である。

【００２７】微分回路１０７は、基準信号の立ち下がり
を検出し、アップカウンタ１０８のクリアＣＬＲに入力
する。このアップカウンタ１０８へ供給するクロック
は、後述するアップカウンタ１０２へ供給するクロック
と同じ内挿クロックである。

【００２８】アップカウンタ１０８は、基準信号の立ち
下がりでクリアされて、新たにカウントを開始し、次の
立ち下がりで再びクリアされて、新たにカウントを開始
するという動作を繰り返す。従って、アップカウンタ１
０８内のカウント値は０〜１９９を繰り返す。

【００２９】この途中で位相変調信号の立ち下がりがあ
ると、その時のカウンタ１０８内にある値をレジスタ１
０９にラッチする。図２の（ａ），（ｂ），（ｅ）に示
すように、基準信号が立ち下がってから位相変調信号が
立ち下がるまでの期間は、位相変調信号の位相の遅れが
累積されると増加し、位相が進んでくると少なくなる値
である。従って、この値は、位相変調周期毎の変位セン
サの周期性変位情報１周期内のＡＢＳ値である。

【００３０】レジスタ１０９の内容はアップ／ダウンカ
ウンタ１１０に送られ、同カウンタにプリセットされ
る。この値は、位相変調信号１周期を考えた時の変位量
であり、図２の（ｅ）に示すとおりである。

【００３１】同図（ｅ）は、基準信号と位相変調信号の
位相差を示し、矢印で示されているとおり、初めに１５
の位相差があったとするとその値が次の周期において後
述するアップ／ダウンカウンタ１１０にプリセットされ
る。次の周期もまた１５の位相差ができ、位相差が３０
となったとするとアップ／ダウンカウンタ１１０に３０
がプリセットされる。４周期目のように位相変調信号の
立ち下がりが基準信号の立ち下がりよりも先になった時
は、アップカウンタ１０８が基準信号の内挿数まで計数
した後、ゼロに戻って次に位相変調信号の立ち下がりが
来るまで計数する。従って、１つ前の基準信号の立ち下
がり点から数える。

【００３２】また、端子Ｔ１１には位相変調信号が入力
し、微分回路１０１は該位相変調信号の立ち下がりを微
分して、アップカウンタ１０２のクリア端子ＣＬＲに印
加して、立ち下がり毎にアップカウンタ１０２を０にセ
ットする。

【００３３】それと同時に、アップカウンタ１０２が０
にセットされる前のカウント値をレジスタ１０３にラッ
チする。そのため、上記微分された位相変調信号の反転
信号がラッチクロックとして同レジスタ１０３に入力さ
れている。

【００３４】カウンタ１０２は、位相変調信号の１周期
にわたり内挿クロックを計数するので、レジスタ１０３
には、位相変調信号の一周期の時間が内挿クロック周期
の乗数として保持される。換言すると、レジスタ１０３
には位相変調信号の一周期の長さを内挿クロックのパル
ス数に換算した値が保持される。

【００３５】他方、設定器１０４には、基準信号の周期
を内挿クロック周期の乗数として設定してある。換言す
ると、基準信号の周期を内挿クロックのパルス数に換算
した値が設定されている。なお、ここでの値は内挿数の
２００が設定されている。

【００３６】上記、内挿クロックのパルス数に換算した
位相変調信号周期と、内挿クロックのパルス数に換算し
た基準信号周期の２つの値は、符号付き減算器１０５に
入力し、該減算器の出力に、それらの差の絶対値と、減
算できた方向を示す符号が出力される。この符号は、設
定器１０４に設定した設定値よりレジスタ１０３に保持
されたカウント値が大きい時、つまり、基準信号の周期
より位相変調信号の周期の方が長い場合、論理“１”と
なる。

【００３７】差の絶対値は、それに対応したパルス列に
変換する為にそのデータをダウンカウンタ１０６にプリ
セットする。このプリセットは上記位相変調信号の立ち
下がりで行われる。

【００３８】この部分はほんの一例に過ぎず、位相変調
信号の周期を基準信号の周期と比較してパルス列に変換
する方法は、既に色々な形で商品化されている。又、内
挿クロックは、分割数に合わせて切り換えられる。

【００３９】ここで、図２を参照して上記回路部分の動
作を説明すると、同図の（ａ）は、基準信号の周期を表
し、（ｂ）は位相変調信号の周期を表している。同図の
左からみて３周期までは基準信号に対して位相変調信号
の立ち下がり点が遅れており、右側の１周期は、基準信
号に対して、位相変調信号の立ち下がりが早くなってい
る。

【００４０】同図の（ｃ）は、基準信号周期の長さと位
相変調信号周期の長さの差を示す値であり、基準信号１
周期に対して位相変調信号がどのくらい遅れるかを示す
ものである。図示の場合は、この値が１５であることを
示している。

【００４１】同図（ｄ）は、方向性を示す方向信号で、
左から３周期までは、基準信号に対して位相変調信号が
遅れているのでＨ（ハイレベル）、４周期目は基準信号
に対して位相変調信号の方が進んでいるのでＬ（ローレ
ベル）の信号となっている。

【００４２】再び図１に戻ると、ダウンカウンタ１０６
に供給されるクロック入力は、ＮＡＮＤ５において、こ
のカウンタのボロー出力とのＮＡＮＤがとられており、
８ビットのカウンタであれば通常カウント値が００の状
態で止まっている。

【００４３】しかし、ここで、上述の動作によりプリセ
ットデータがセットされると、ボローがＨ（ハイレベ
ル）になり、ダウンカウンタにクロックが入力され、カ
ウントを開始する。セットされたデータが１５だとする
とカウント値は１５，１４，１３，１２，１１‥‥‥と
カウントし最後に０になると、ボローがＬ（ローレベ
ル）になり、クロックが入力されなくなる。これによ
り、クロック１の周期でプリセットされた値分のパルス
列がＮＡＮＤ５出力より得られる。

【００４４】ここで得られたパルス列の数は、位相変調
信号周期毎の内挿された変位センサの変位量に相当す
る。ＮＡＮＤ５からのパルス列は、アップ／ダウンカウ
ンタ１１０に送られる。この様子は図２の（ｆ）に示
す。

【００４５】アップ／ダウンカウンタ１１０の入力とし
て、上記パルス列の他に、符号付き減算器１０５から方
向信号が入力し、微分回路１０１から位相変調信号の立
ち下がり点によるプリセット指令信号が入力する。

【００４６】アップ／ダウンカウンタ１１０は、上記プ
リセット指令信号を受けると、前述のレジスタ１０９か
ら送られて来る前の周期の位相差をプリセットデータと
してカウンタ内にセットする。従って、電源投入時、少
なくとも、２周期目には正しい位相差がセットされる。
このアップ／ダウンカウンタは、方向信号が図２の
（ｄ）に示すようにＨの時はアップカウントし、Ｌの時
はダウンカウントする。

【００４７】ダウンカウンタ１０６の出力は、図２の
（ｆ）に示すように、変位量に応じて同カウンタにプリ
セットされた数に等しい数のパルス列である。そうし
て、アップ／ダウンカウンタ１１０は、同図の（ｇ）に
示すとおり、初めに０がセットされていたとすると、ダ
ウンカウンタ１０６から送られてくる１５個のパルスを
数えて、そのカウント値が１，２，３，４‥‥‥１５に
変わる。

【００４８】次の周期にダウンカウンタ１０６から１５
個のパルスが送られてくると、前回のカウント値に加算
して、カウント値が１６，１７，１８‥‥‥３０に変わ
る。更にその次の周期においては、ダウンカウンタ１０
６から送られてくるパルスの数は１５個であるが方向信
号がＬになっているので、カウント値は、２９，２８，
２７‥‥‥１５と変化する。

【００４９】アップ／ダウンカウンタ１１０の出力は８
ビット並列であり、図２の（ｈ）に示すとおりである。
このうち、上位６ビットＤ２〜Ｄ７はコンパレータ（比
較器）１１２の一方の入力に印加され、他方の入力に印
加される設定値と比較される。

【００５０】設定器１１１に設定する値は、基準信号の
１周期内のどの位置を定点情報として設定するかを指定
する値である。例えば、図３の位置ｐを設定する場合
は、Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７の値が、１，
０，１，０，０，０であるから設定器１１１には１０進
数の５（２進数の０００１０１）を設定する。

【００５１】設定器１１１に設定された値とアップ／ダ
ウンカウンタ１１０の出力の値が一致する期間は図３の
ｐ，ｑに示すような期間である。コンパレータにおい
て、カウント値と設定値の一致が検出されると、コンパ
レータ１１２から出力を出し、その出力はＡＮＤ１に送
られ、同ＡＮＤ１の他の入力に送られてくる原点ゲート
入力がオンの時、同ＡＮＤ１を通過して出力される。こ
の出力は、図３の（ｋ）に示すような信号であり、これ
を原点信号として使用してもよい。

【００５２】カウンタ１１０の出力のうちの下位２ビッ
トＤ０，Ｄ１は排他的論理和回路ＸＯＲの２つの入力に
夫々印加され、Ｄ０とＤ１の一致／不一致出力を作る。
即ち、ＸＯＲは入力が００又は１１の時出力が０、入力
が０１又は１０の時出力が１である。カウンタ１１０の
出力Ｄ１はそのままＡ相信号として端子Ｔ１８に出力さ
れ、ＸＯＲの出力はＢ相信号として端子Ｔ１９に出力さ
れる。

【００５３】上記Ａ相信号、Ｂ相信号、及びコンパレー
タの一致出力はＡＮＤ２に入力され、これらの信号が一
致すると端子Ｔ１７に出力を出す。この出力は、図３の
（ｌ）に示すような信号で、原点位置を表している。

【００５４】上記の説明において、アップ／ダウンカウ
ンタ１１０は内挿数までカウントできるカウンタであ
る。このカウンタは、基本的に内挿数進のカウンタであ
り、上記の例では２００進のアップ／ダウンカウンタで
ある。

【００５５】このカウンタは、内挿数に因って進数を変
える必要があるために、プログラマブルＮ進アップ／ダ
ウンカウンタで構成することが望ましい。

【００５６】この要求を満たすカウンタの一例を図４に
示す。１０ビットの２進カウンタを使って最大１０２４
まで計数できるようにすれば、最大１０２４進のカウン
タが可能であるから、４００進のカウンタとして動作さ
せるには補正値として最大カウントできる進数１０２４
から必要とする進数４００を減じた値６２４をセットす
ればよい。

【００５７】図４に示すとおり、アップ／ダウンカウン
タ４０２の入力には加算器４０１の出力が供給され、こ
の加算器４０１は、後述するカウンタ４０４の出力に補
正値を加算できるようにするためのものである。

【００５８】アップ／ダウンカウンタ４０２の出力は減
算器４０３に送られ、そこで、該減算器の他の入力に印
加された補正値が減算できるようになっている。減算器
４０３の出力はカウンタ４０４に送られてそのカウント
値を出力として取り出すとともに、加算器４０１に帰還
する。

【００５９】アップ／ダウンカウンタ４０２にはアップ
／ダウン指令信号が印加され、同じ信号がＡＮＤ１の各
一方の入力に印加される。また、ＡＮＤ２の各一方の入
力にはアップ／ダウンカウンタ４０２のキャリーボロー
出力信号が印加されている。

【００６０】なお、カウンタ４０４には、プリセット・
イネーブル信号とプリセットデータ、及びクロックが供
給されるようになっている。

【００６１】次に、図５を参照して、このカウンタの動
作を説明する。ここでは、４００進のアップ／ダウンカ
ウンタを考え、補正値は６２４に選定するものとする。
今、図５の（ｃ）に示すようにカウンタ４０４の出力が
３９７であるとし、（ａ）に示すようにアップ／ダウン
指令信号がＨ（ハイレベル）であるとすると、加算器４
０１の入力ＡにはＡＮＤ１を通過して送られて来た補正
値が入力しているので、加算器４０１は、（ｄ）に示す
ように補正値が加算された値１０２１を出力する。

【００６２】カウンタ４０２は１だけインクリメントし
て１０２２となる。図５の（ｆ）に示すように、カウン
タ４０２はキャリーボロー信号がＨであるから、ＡＮＤ
２を介して減算器４０３に補正値が入力され、先ほど加
算器４０１で加算したのと同じ値が減算され３９８を出
力する。

【００６３】カウンタ４０４の出力は３９８となり、こ
の値が加算器４０１の一方の入力Ｂに印加される。その
後、同様な動作が繰り返され、カウンタ４０２のカウン
ト値が１０２３の次に０に戻るとき、カウンタ４０４の
カウント値が３９９から０になるので、次の加算器４０
１の出力は６２４となり、カウンタ４０２のカウント値
は、その後、６２５，６２６‥‥‥と変わり、カウンタ
４０４のカウント値は１，２，‥‥‥と変わる。

【００６４】アップ／ダウン指令信号がＬ（ローレベ
ル）に変わると、加算器４０１の入力Ａに補正値が入力
しなくなり、加算器４０１の出力にはカウンタ４０４の
出力と同じ値が現れ、これがカウンタ４０２に入力す
る。同カウンタ４０２は入力値から１だけデクレメント
した値を出力し、減算器４０３は補正値の減算を行わな
いので、カウンタ４０４にはカウンタ４０２と同じカウ
ント値が入力する。

【００６５】カウンタ４０２は、カウント値が０から１
だけデクレメントすると１０２３に変わるので、この
時、キャリーボローが出力されて、減算器４０３におい
て、１０２３から６２４が減算されて３９９がカウンタ
４０４に入力し、以後アップ／ダウン指令信号がＬの間
は補正値の加算、減算は行われず、従って、カウンタ４
０２と４０４は同じカウント値で３９８，３９７，３９
６‥‥‥と変化する。

【００６６】以上のとおり、ｎビットの２進カウンタを
使って、その最大数Ｍ＝（２のｎ乗）からＮ進カウンタ
とするための数Ｎを減算した値（Ｍ−Ｎ）を補正値とし
て用いることにより、Ｎを決定するだけで任意の進数の
カウンタを得ることができる。

【００６７】上記の説明から明らかなとおり、アップ／
ダウンカウンタ１１０のカウント値は、位相変調信号の
周期毎に変位量をカウントアップ又はカウントダウンさ
せ、次の周期の時に、前回の周期で得られている一周期
（λ）内のＡＢＳがプリセットできる。

【００６８】これにより、変位センサが停止していて
も、又、更に電源立ち上げ時においても、λ内ＡＢＳが
常に得られることになる。

【００６９】このカウンタの出力は、バイナリー形式で
あり連続する２ビットはインクリメンタルの変位情報と
して扱われ、残りの上位ビット、又は、全ビットを設定
値２と比較し、一周期（λ）内の定点（原点）情報とし
て扱うことができる。

【００７０】特に連続する２ビットの上位１ビットと２
ビットとの排他的論理和をとることで、２ビットグレイ
コード（Ａ／Ｂ相）変換ができ、残りの上位ビットを比
較することによってＡ／Ｂ相に同期した原点が得られ
る。

【００７１】これにより、このＡ／Ｂ相と原点の位置関
係は、λ内において唯一絶対の位置関係にあるため、Ａ
相とＢ相の位相に対して原点位置がずれず、高精度が期
待できる。

【００７２】

【発明の効果】

（ｉ）定点（原点）位置が定点精度に関係無く、スケー
ルλ内の任意の１個所を原点にできるため、高精度にな
る。 （ii）電源立ち上げ時にスケールのλ内のＡＢＳとが判
り、同期原点が可能になる。 (iii) 全ての回路がロジック回路であるため、ＩＣ化が
容易で小型化に適している。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に従う変位量検出装
置の要部を示すブロック図である。

【図２】図１の装置の動作を説明するためのタイムチャ
ートである。

【図３】図１の装置の動作を説明するためのタイムチャ
ートである。

【図４】Ｎ（任意の正の整数）進カウンタの構成例の回
路ブロック図である。

【図５】図４の装置の動作を説明するためのタイムチャ
ートである。

【図６】従来の位相量検出装置のシステムブロック図で
ある。

【図７】図６の装置の動作を説明するためのタイムチャ
ートである。

【図８】図６の装置の動作を説明するためのタイムチャ
ートである。

【符号の説明】

１０１，１０７ 微分回路、１０２，１０８ アップカ
ウンタ、１０３，１０９ レジスタ、１０４，１１１
設定器、１０５ 減算器、１０６ ダウンカウンタ、１
１０ アップ／ダウンカウンタ、１１２ コンパレータ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 基準信号との位相差によって変位量が表
   される位相変調信号に内挿処理を施して出力する変位量
   検出装置において、 位相変調信号の周期と、変位が無い時の位相変調信号と
   周期が同じ基準信号の周期とを比較し、その差を内挿ク
   ロックのパルス数として得るとともに、位相変調信号の
   周期が基準信号の周期に対して長いか短いかを示す方向
   信号を得る手段と、 上記パルス数と同数のパルスで成るパルス列を発生する
   手段と、 上記パルス列と方向信号を受け、内挿数までカウントで
   きるアップ／ダウンカウンタと、 基準信号と位相変調信号との位相を比較して、その位相
   差を内挿クロックのパルス数として得る手段と、 上記パルス数を上記アップ／ダウンカウンタにプリセッ
   トする手段と、 上記アップ／ダウンカウンタのカウント値の連続する２
   ビットをグレイコードに変換して変位情報として出力す
   る手段と、 を備えた変位量検出装置。
2. 【請求項２】 請求項１に記載の装置に於いて、 上記アップ／ダウンカウンタのカウント値を、設定した
   定点と比較して定点情報を得、該定点情報と前記変位情
   報の論理積を作って原点情報とする手段を備えた変位量
   検出装置。
3. 【請求項３】 請求項１に記載の装置において、前記カ
   ウンタの全ビットを設定値と比較して一致した信号と定
   点信号とのＡＮＤを定点情報として出力する変位量検出
   装置。