JP3251244B2 - ディジタルフィルタ - Google Patents
ディジタルフィルタInfo
- Publication number
- JP3251244B2 JP3251244B2 JP32739498A JP32739498A JP3251244B2 JP 3251244 B2 JP3251244 B2 JP 3251244B2 JP 32739498 A JP32739498 A JP 32739498A JP 32739498 A JP32739498 A JP 32739498A JP 3251244 B2 JP3251244 B2 JP 3251244B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- output
- circuit
- input
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Pulse Circuits (AREA)
- Optical Communication System (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【0001】
【発明の属する技術分野】本発明はディジタルフィルタ
に関し、特に、データ入力が1ビット、フィルタのタッ
プ係数が1ビット、フィルタ出力が1ビットの赤外線用
ディジタルフィルタに関する。
に関し、特に、データ入力が1ビット、フィルタのタッ
プ係数が1ビット、フィルタ出力が1ビットの赤外線用
ディジタルフィルタに関する。
【0002】
【従来の技術】従来のディジタルフィルタの構成が特開
平2−284513号公報に記載されている。同公報に
記載されているディジタルフィルタは、図8に示されて
いるように、FIR(Finite−duration
Impulse−Response)型フィルタ10
1と、IIR(Infinite−durationI
mpulse−Response)型フィルタ102と
から構成されている。
平2−284513号公報に記載されている。同公報に
記載されているディジタルフィルタは、図8に示されて
いるように、FIR(Finite−duration
Impulse−Response)型フィルタ10
1と、IIR(Infinite−durationI
mpulse−Response)型フィルタ102と
から構成されている。
【0003】FIR型フィルタ101においては、タッ
プ遅延回路T0 〜T2N+M+1の各出力のうち、タップ遅延
回路T0 〜TN の各出力を加算器103で、タップ遅延
回路TN+M+1 〜T2N+M+1の各出力を加算器104で、夫
々加算する。そして、加算器104の加算出力を反転器
105で反転し、加算器106において加算器103の
加算出力と加算する。この加算器106の加算出力をI
IR型フィルタ102に入力して最終的な出力を得る。
なお、同図中のDは遅延要素である。
プ遅延回路T0 〜T2N+M+1の各出力のうち、タップ遅延
回路T0 〜TN の各出力を加算器103で、タップ遅延
回路TN+M+1 〜T2N+M+1の各出力を加算器104で、夫
々加算する。そして、加算器104の加算出力を反転器
105で反転し、加算器106において加算器103の
加算出力と加算する。この加算器106の加算出力をI
IR型フィルタ102に入力して最終的な出力を得る。
なお、同図中のDは遅延要素である。
【0004】ところで、以上説明したディジタルフィル
タは多ビット入力対応であるため、1ビット入力に対応
するためには図8中のタップ遅延回路T0 〜TN 及び加
算器103の部分に相当する回路構成が必要であり、こ
れを書替えると図9に示されているような構成となる。
すなわち、同図に示されているディジタルフィルタは、
赤外線信号に代表される特定周波数で変調された信号を
復調する際に用いるディジタルフィルタであり、フィル
タとしての入力X(z)及び出力H(z)は1ビット、
乗算係数は“1”である。そして、サンプリング周波数
fにてサンプルされたデータ系列の入力X(z)を入力
するためのデータ入力端子1と、インパルス応答のタッ
プ遅延情報を生成するためにデータ入力端子1に直列接
続したタップ遅延回路T1からT6と、タップ遅延回路
T1からT6のタップ遅延情報を重畳する論理和回路G
1と、重畳結果である出力H(z)を出力するデータ出
力端子2とを含んで構成されており、フィルタ特性は直
列接続されるタップ遅延回路T1からT6の段数によっ
て決定する。
タは多ビット入力対応であるため、1ビット入力に対応
するためには図8中のタップ遅延回路T0 〜TN 及び加
算器103の部分に相当する回路構成が必要であり、こ
れを書替えると図9に示されているような構成となる。
すなわち、同図に示されているディジタルフィルタは、
赤外線信号に代表される特定周波数で変調された信号を
復調する際に用いるディジタルフィルタであり、フィル
タとしての入力X(z)及び出力H(z)は1ビット、
乗算係数は“1”である。そして、サンプリング周波数
fにてサンプルされたデータ系列の入力X(z)を入力
するためのデータ入力端子1と、インパルス応答のタッ
プ遅延情報を生成するためにデータ入力端子1に直列接
続したタップ遅延回路T1からT6と、タップ遅延回路
T1からT6のタップ遅延情報を重畳する論理和回路G
1と、重畳結果である出力H(z)を出力するデータ出
力端子2とを含んで構成されており、フィルタ特性は直
列接続されるタップ遅延回路T1からT6の段数によっ
て決定する。
【0005】図9に示されている回路構成の動作を、図
10のタイミングチャートを用いて説明する。図10に
おいては説明を簡単にするために、タップ遅延回路の段
数を3段に設定している。また、パルス応答1からパル
ス応答3の信号は説明のために便宜上作成したもので、
入力X(z)の各パルスに対するフィルタとしてのイン
パルス応答を示している。
10のタイミングチャートを用いて説明する。図10に
おいては説明を簡単にするために、タップ遅延回路の段
数を3段に設定している。また、パルス応答1からパル
ス応答3の信号は説明のために便宜上作成したもので、
入力X(z)の各パルスに対するフィルタとしてのイン
パルス応答を示している。
【0006】図10において、サンプリングクロックに
同期して入力X(z)としてパルスP1が入力された
時、パルスP1が入力されている期間とパルスP1に対
するタップ演算期間Tに相当するパルス応答1とが得ら
れる。パルスP1の前後にはパルスが存在しないため、
パルスP1に対するパルス応答1が孤立波としてそのま
ま復調出力H(z)として送出される。
同期して入力X(z)としてパルスP1が入力された
時、パルスP1が入力されている期間とパルスP1に対
するタップ演算期間Tに相当するパルス応答1とが得ら
れる。パルスP1の前後にはパルスが存在しないため、
パルスP1に対するパルス応答1が孤立波としてそのま
ま復調出力H(z)として送出される。
【0007】次に、X(z)として入力されたパルスP
2に対しても同様にパルス応答1が得られる。この場
合、パルス2に対する応答最中に次のパルスP3が入力
されている。パルスP3に対するパルス応答はパルス応
答2のタイミングで実行される。また、パルス3に対す
る応答最中に次のパルスP4が入力されており、同様に
パルス応答3のタイミングでパルス応答が実行される。
2に対しても同様にパルス応答1が得られる。この場
合、パルス2に対する応答最中に次のパルスP3が入力
されている。パルスP3に対するパルス応答はパルス応
答2のタイミングで実行される。また、パルス3に対す
る応答最中に次のパルスP4が入力されており、同様に
パルス応答3のタイミングでパルス応答が実行される。
【0008】ここで、パルスP2からパルスP4に対す
る復調出力H(z)は、それぞれのパルス応答の論理和
を取って出力される。このとき、復調出力H(z)は、
入力されたパルスP2からパルスP3までの間の“0”
を平滑化した信号となる。
る復調出力H(z)は、それぞれのパルス応答の論理和
を取って出力される。このとき、復調出力H(z)は、
入力されたパルスP2からパルスP3までの間の“0”
を平滑化した信号となる。
【0009】
【発明が解決しようとする課題】上述した従来のディジ
タルフィルタでは、以下のような欠点がある。まず、図
8に示されている回路構成ではタップ遅延回路の段数が
大きくなればなるほど、回路規模が大きくなるという欠
点がある。回路規模が大きいと、携帯機器に搭載するこ
とができなくなるという欠点もある。
タルフィルタでは、以下のような欠点がある。まず、図
8に示されている回路構成ではタップ遅延回路の段数が
大きくなればなるほど、回路規模が大きくなるという欠
点がある。回路規模が大きいと、携帯機器に搭載するこ
とができなくなるという欠点もある。
【0010】次に、図9に示されている回路構成ではタ
ップ総数(値)に相当するタップ遅延回路が必要とな
る。このタップ遅延回路としては通常F/Fが使用さ
れ、タップ総数(値)分のF/Fが直列接続されること
になる。この場合、フィルタへの入力X(z)が入力さ
れなくてもタップ数分のF/Fはクロック入力による電
力が消費されるので、このディジタルフィルタをLSI
化した場合に消費電力が大きくなってしまうという欠点
がある。
ップ総数(値)に相当するタップ遅延回路が必要とな
る。このタップ遅延回路としては通常F/Fが使用さ
れ、タップ総数(値)分のF/Fが直列接続されること
になる。この場合、フィルタへの入力X(z)が入力さ
れなくてもタップ数分のF/Fはクロック入力による電
力が消費されるので、このディジタルフィルタをLSI
化した場合に消費電力が大きくなってしまうという欠点
がある。
【0011】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は回路規模低
減、消費電力の低減、タップ数切替えに対する応答性の
向上を実現することのできる赤外線用ディジタルフィル
タを提供することである。
るためになされたものであり、その目的は回路規模低
減、消費電力の低減、タップ数切替えに対する応答性の
向上を実現することのできる赤外線用ディジタルフィル
タを提供することである。
【0012】
【課題を解決するための手段】本発明によるディジタル
フィルタは、1ビットのデータ入力に応答して、予め外
部から指定されたタップ総数値に対応するパルス幅を前
記データ入力のパルス幅に付加した出力パルスを生成す
るディジタルフィルタであって、前記ディジタルフィル
タは、第1のm(mは正の整数、以下同じ)ビット選択
回路の出力を第1の入力とし、最下位ビットを“1”に
し、且つその最下位ビット以外のビットをすべて“0”
にした第1の固定値を第2の入力とし、前記データ入力
を制御信号とし、mビットF/Fに出力する第2のmビ
ット選択回路と、前記第2のmビット選択回路の出力を
入力とし、クロック信号を制御信号とし、第1の比較回
路、第2の比較回路及び、mビット加算回路とに出力す
るmビットF/Fと、前記mビットF/Fの出力を第1
の入力とし、すべてのビットを“0”にした第2の固定
値を第2の入力とし、データ出力端子及び前記mビット
加算回路とに出力する前記第1の比較回路と、前記mビ
ットF/Fの出力を入力とし、前記タップ総数値を第2
の入力とし、前記第1のmビット選択回路に出力する前
記第2の比較回路と、前記mビットF/Fの出力を第1
の入力とし、前記第1の比較回路の出力を第2の入力と
し、前記第1のmビット選択回路に出力する前記mビッ
ト加算回路と、前記mビット加算回路の出力を第1の入
力とし、すべてのビットを“0”にした第3の固定値を
第2の入力とし、前記第2の比較回路の出力を制御信号
とし、前記第2のmビット選択回路に出力する前記第1
のmビット選択回路と、を含み、前記データ入力が、前
記第2のmビット選択回路に制御信号として入力される
と、前記データ入力パルスの立ち上がりで前記第1の固
定値を選択出力し、前記データ入力パルスの立ち上がり
後の最初のクロック信号で前記mビットF/Fが前記第
1の固定値を保持すると共に、前記第1の固定値を前記
mビット加算回路にフィードバックし、前記第1の固定
値に前記第1の比較回路の出力が加算され前記mビット
加算回路の出力となり、又前記mビットF/Fの出力
は、前記第2の比較回路にも出力され、タップ総数値と
比較され一致しない限り前記mビット加算回路の出力を
前記第1のmビット選択回路が選択出力し、前記第2の
mビッ ト選択回路が前記選択出力を選択しない状態を継
続し、次に前記データ入力パルスが立ち下がると、前記
第2のmビット選択回路が前記第1のmビット選択回路
の出力を選択出力し、その後クロック信号で前記mビッ
トF/Fが前記mビット加算回路で加算された計数値を
保持すると共に、前記計数値を前記mビット加算回路に
フィードバックし、前記計数値の最下位ビットに前記第
1の比較回路の出力が加算され、順次クロック信号に同
期して前記mビット加算回路にフィードバックし加算す
る動作を繰り返し行い、前記第2の比較回路にフィード
バックされた前記mビットF/Fの出力である計数値が
前記タップ総数値に一致すると、前記第2の比較回路か
らの出力信号により前記第1のmビット選択回路は前記
第3の固定値を選択し、前記mビットF/Fは前記第3
の固定値を保持することにより、それまでの計数値はリ
セットされ加算を停止し、前記第2の比較回路にフィー
ドバックされた前記mビットF/Fの出力である計数値
が前記タップ総数値に一致する前に前記第2のmビット
選択回路に制御信号としての次のデータ入力があった場
合は、前記mビットF/Fの保持する直前の計数値は前
記第1の固定値にリセットされ新たに前記第1の固定値
をクロック信号に同期して前記mビット加算回路にフィ
ードバックし加算を開始する機能を有することを特徴と
する。又本発明による他のディジタルフィルタは、1ビ
ットのデータ入力に応答して、予め外部から指定された
タップ総数値に対応するパルス幅を前記データ入力のパ
ルス幅に付加した出力パルスを生成するディジタルフィ
ルタであって、前記ディジタルフィルタは、第1のm
(mは正の整数、以下同じ)ビット選択回路の出力を第
1の入力とし、最下位ビットを“1”にし、且つその最
下位ビット以外のビットをすべて“0”にした第1の固
定値を第2の入力とし、前記データ入力を制御信号と
し、mビットF/Fに出力する第2のmビット選択回路
と、前記第2のmビット選択回路の出力を入力とし、ク
ロック信号を制御信号とし、第1の比較回路、第2の比
較回路及び、mビット加算回路とに出力するmビットF
/Fと、前記mビットF/Fの出力を第1の入力とし、
すべてのビットを“0”にした第2の固定値を第2の入
力とし、データ出力端子及び前記mビット加算回路とに
出力する前記第1の比較回路と、前記mビットF/Fの
出力を入力とし、前記タップ総数値を第2の入力とし、
前記第1のmビット選択回路に出力する 前記第2の比較
回路と、前記mビットF/Fの出力を第1の入力とし、
前記第1の比較回路の出力を第2の入力とし、前記第1
のmビット選択回路に出力する前記mビット加算回路
と、前記mビット加算回路の出力を第1の入力とし、す
べてのビットを“0”にした第3の固定値を第2の入力
とし、前記第2の比較回路の出力を制御信号とし、前記
第2のmビット選択回路に出力する前記第1のmビット
選択回路と、を含み、前記データ入力が、前記第2のm
ビット選択回路に制御信号として入力されると、前記デ
ータ入力パルスの立ち上がりで前記第1の固定値を選択
出力し、前記データ入力パルスの立ち上がり後の最初の
クロック信号で前記mビットF/Fが前記第1の固定値
を保持すると共に、前記第1の固定値を前記mビット加
算回路にフィードバックし、前記第1の固定値に前記第
1の比較回路の出力が加算され前記mビット加算回路の
出力となり、又前記mビットF/Fの出力は、前記第2
の比較回路にも出力され、タップ総数値と比較され一致
しない限り前記mビット加算回路の出力を前記第1のm
ビット選択回路が選択出力し、前記第2のmビット選択
回路が前記選択出力を選択しない状態を継続し、次に前
記データ入力パルスが立ち下がると、前記第2のmビッ
ト選択回路が前記第1のmビット選択回路の出力を選択
出力し、その後クロック信号で前記mビットF/Fが前
記mビット加算回路で加算された計時値を保持すると共
に、前記計時値を前記mビット加算回路にフィードバッ
クし、前記計時値の最下位ビットに前記第1の比較回路
の出力が加算され、順次クロック信号に同期して前記m
ビット加算回路にフィードバックし加算する動作を繰り
返し行い、前記第2の比較回路にフィードバックされた
前記mビットF/Fの出力である計時値が前記タップ総
数値に一致すると、前記第2の比較回路からの出力信号
により前記第1のmビット選択回路は前記第3の固定値
を選択し、前記mビットF/Fは前記第3の固定値を保
持することにより、それまでの計時値はリセットされ加
算を停止し、前記第2の比較回路にフィードバックされ
た前記mビットF/Fの出力である計時値が前記タップ
総数値に一致する前に前記第2のmビット選択回路に制
御信号としての次のデータ入力があった場合は、前記m
ビットF/Fの保持する直前の計時値は前記第1の固定
値にリセットされ新たに前記第1の固定値をクロック信
号に同期して前記mビット 加算回路にフィードバックし
加算を開始する機能を有することを特徴とする。
フィルタは、1ビットのデータ入力に応答して、予め外
部から指定されたタップ総数値に対応するパルス幅を前
記データ入力のパルス幅に付加した出力パルスを生成す
るディジタルフィルタであって、前記ディジタルフィル
タは、第1のm(mは正の整数、以下同じ)ビット選択
回路の出力を第1の入力とし、最下位ビットを“1”に
し、且つその最下位ビット以外のビットをすべて“0”
にした第1の固定値を第2の入力とし、前記データ入力
を制御信号とし、mビットF/Fに出力する第2のmビ
ット選択回路と、前記第2のmビット選択回路の出力を
入力とし、クロック信号を制御信号とし、第1の比較回
路、第2の比較回路及び、mビット加算回路とに出力す
るmビットF/Fと、前記mビットF/Fの出力を第1
の入力とし、すべてのビットを“0”にした第2の固定
値を第2の入力とし、データ出力端子及び前記mビット
加算回路とに出力する前記第1の比較回路と、前記mビ
ットF/Fの出力を入力とし、前記タップ総数値を第2
の入力とし、前記第1のmビット選択回路に出力する前
記第2の比較回路と、前記mビットF/Fの出力を第1
の入力とし、前記第1の比較回路の出力を第2の入力と
し、前記第1のmビット選択回路に出力する前記mビッ
ト加算回路と、前記mビット加算回路の出力を第1の入
力とし、すべてのビットを“0”にした第3の固定値を
第2の入力とし、前記第2の比較回路の出力を制御信号
とし、前記第2のmビット選択回路に出力する前記第1
のmビット選択回路と、を含み、前記データ入力が、前
記第2のmビット選択回路に制御信号として入力される
と、前記データ入力パルスの立ち上がりで前記第1の固
定値を選択出力し、前記データ入力パルスの立ち上がり
後の最初のクロック信号で前記mビットF/Fが前記第
1の固定値を保持すると共に、前記第1の固定値を前記
mビット加算回路にフィードバックし、前記第1の固定
値に前記第1の比較回路の出力が加算され前記mビット
加算回路の出力となり、又前記mビットF/Fの出力
は、前記第2の比較回路にも出力され、タップ総数値と
比較され一致しない限り前記mビット加算回路の出力を
前記第1のmビット選択回路が選択出力し、前記第2の
mビッ ト選択回路が前記選択出力を選択しない状態を継
続し、次に前記データ入力パルスが立ち下がると、前記
第2のmビット選択回路が前記第1のmビット選択回路
の出力を選択出力し、その後クロック信号で前記mビッ
トF/Fが前記mビット加算回路で加算された計数値を
保持すると共に、前記計数値を前記mビット加算回路に
フィードバックし、前記計数値の最下位ビットに前記第
1の比較回路の出力が加算され、順次クロック信号に同
期して前記mビット加算回路にフィードバックし加算す
る動作を繰り返し行い、前記第2の比較回路にフィード
バックされた前記mビットF/Fの出力である計数値が
前記タップ総数値に一致すると、前記第2の比較回路か
らの出力信号により前記第1のmビット選択回路は前記
第3の固定値を選択し、前記mビットF/Fは前記第3
の固定値を保持することにより、それまでの計数値はリ
セットされ加算を停止し、前記第2の比較回路にフィー
ドバックされた前記mビットF/Fの出力である計数値
が前記タップ総数値に一致する前に前記第2のmビット
選択回路に制御信号としての次のデータ入力があった場
合は、前記mビットF/Fの保持する直前の計数値は前
記第1の固定値にリセットされ新たに前記第1の固定値
をクロック信号に同期して前記mビット加算回路にフィ
ードバックし加算を開始する機能を有することを特徴と
する。又本発明による他のディジタルフィルタは、1ビ
ットのデータ入力に応答して、予め外部から指定された
タップ総数値に対応するパルス幅を前記データ入力のパ
ルス幅に付加した出力パルスを生成するディジタルフィ
ルタであって、前記ディジタルフィルタは、第1のm
(mは正の整数、以下同じ)ビット選択回路の出力を第
1の入力とし、最下位ビットを“1”にし、且つその最
下位ビット以外のビットをすべて“0”にした第1の固
定値を第2の入力とし、前記データ入力を制御信号と
し、mビットF/Fに出力する第2のmビット選択回路
と、前記第2のmビット選択回路の出力を入力とし、ク
ロック信号を制御信号とし、第1の比較回路、第2の比
較回路及び、mビット加算回路とに出力するmビットF
/Fと、前記mビットF/Fの出力を第1の入力とし、
すべてのビットを“0”にした第2の固定値を第2の入
力とし、データ出力端子及び前記mビット加算回路とに
出力する前記第1の比較回路と、前記mビットF/Fの
出力を入力とし、前記タップ総数値を第2の入力とし、
前記第1のmビット選択回路に出力する 前記第2の比較
回路と、前記mビットF/Fの出力を第1の入力とし、
前記第1の比較回路の出力を第2の入力とし、前記第1
のmビット選択回路に出力する前記mビット加算回路
と、前記mビット加算回路の出力を第1の入力とし、す
べてのビットを“0”にした第3の固定値を第2の入力
とし、前記第2の比較回路の出力を制御信号とし、前記
第2のmビット選択回路に出力する前記第1のmビット
選択回路と、を含み、前記データ入力が、前記第2のm
ビット選択回路に制御信号として入力されると、前記デ
ータ入力パルスの立ち上がりで前記第1の固定値を選択
出力し、前記データ入力パルスの立ち上がり後の最初の
クロック信号で前記mビットF/Fが前記第1の固定値
を保持すると共に、前記第1の固定値を前記mビット加
算回路にフィードバックし、前記第1の固定値に前記第
1の比較回路の出力が加算され前記mビット加算回路の
出力となり、又前記mビットF/Fの出力は、前記第2
の比較回路にも出力され、タップ総数値と比較され一致
しない限り前記mビット加算回路の出力を前記第1のm
ビット選択回路が選択出力し、前記第2のmビット選択
回路が前記選択出力を選択しない状態を継続し、次に前
記データ入力パルスが立ち下がると、前記第2のmビッ
ト選択回路が前記第1のmビット選択回路の出力を選択
出力し、その後クロック信号で前記mビットF/Fが前
記mビット加算回路で加算された計時値を保持すると共
に、前記計時値を前記mビット加算回路にフィードバッ
クし、前記計時値の最下位ビットに前記第1の比較回路
の出力が加算され、順次クロック信号に同期して前記m
ビット加算回路にフィードバックし加算する動作を繰り
返し行い、前記第2の比較回路にフィードバックされた
前記mビットF/Fの出力である計時値が前記タップ総
数値に一致すると、前記第2の比較回路からの出力信号
により前記第1のmビット選択回路は前記第3の固定値
を選択し、前記mビットF/Fは前記第3の固定値を保
持することにより、それまでの計時値はリセットされ加
算を停止し、前記第2の比較回路にフィードバックされ
た前記mビットF/Fの出力である計時値が前記タップ
総数値に一致する前に前記第2のmビット選択回路に制
御信号としての次のデータ入力があった場合は、前記m
ビットF/Fの保持する直前の計時値は前記第1の固定
値にリセットされ新たに前記第1の固定値をクロック信
号に同期して前記mビット 加算回路にフィードバックし
加算を開始する機能を有することを特徴とする。
【0013】更に本発明による他のディジタルフィルタ
は、1ビットのデータ入力に応答して、予め外部から指
定されたタップ総数値に対応するパルス幅を前記データ
入力のパルス幅に付加した出力パルスを生成するディジ
タルフィルタであって、前記ディジタルフィルタは、m
ビット加算回路の出力を第1の入力とし、最下位ビット
を“1”にし、且つその最下位ビット以外のビットをす
べて“0”にした第1の固定値を第2の入力とし、すべ
てのビットを“0”にした第3の固定値を第3の入力と
し、前記データ入力と、前記第2の比較回路の出力とを
制御信号とし、mビットF/Fに出力するmビット選択
回路(mは正の整数、以下同じ)と、前記mビット選択
回路の出力を入力とし、クロック信号を制御信号とし、
第1の比較回路、第2の比較回路及び、mビット加算回
路とに出力するmビットF/Fと、前記mビットF/F
の出力を第1の入力とし、すべてのビットを“0”にし
た第2の固定値を第2の入力とし、データ出力端子及び
前記mビット加算回路とに出力する前記第1の比較回路
と、前記mビットF/Fの出力を第1の入力とし、前記
タップ総数値を第2の入力とし、前記mビット選択回路
に出力する前記第2の比較回路と、前記mビットF/F
の出力を第1の入力とし、前記第1の比較回路の出力を
第2の入力とし、前記mビット選択回路に出力する前記
mビット加算回路と、を含み、前記データ入力が、前記
mビット選択回路に制御信号として入力されると、前記
データ入力パルスの立ち上がりで前記第1の固定値を選
択出力し、前記データ入力パルスの立ち上がり後の最初
のクロック信号で前記mビットF/Fが前記第1の固定
値を保持すると共に、前記第1の固定値を前記mビット
加算回路にフィードバックし、前記第1の固定値に前記
第1の比較回路の出力が加算され前記mビット加算回路
の出力となり、又前記mビットF/Fの出力は、前記第
2の比較回路にも出力され、タップ総数値と比較され一
致した場合は、一致信号が前記mビット選択回路に制御
信号として出力され、前記データ入力パルスが前記mビ
ット選択回路に入力されている間は、前記第1の固定値
が選択出力された状態を継続し、次に前記データ入力パ
ルスが立ち下がると、前記第2の比較回路から一致信号
が出力されていない限り、前記mビット選択回路が前記
mビット加算回路の出力を選択出力し、その後のクロッ
ク信号で前記mビットF/Fが前記mビット加算回路で
加算された計数値を保持すると共に、前記計数値を前記
mビット加算回路にフィードバックし、前記計数値の最
下位ビットに前記第1の比較回路の出力を加算させ、順
次クロック信号に同期して前記mビット加算回路にフィ
ードバックし加算する動作を繰り返し行い、前記第2の
比較回路にフィードバックされた前記mビットF/Fの
出力である計数値が前記タップ総数値に一致すると、前
記第2の比較回路からの一致信号により前記mビット選
択回路は前記第3の固定値を選択し、前記mビットF/
Fは前記第3の固定値を保持することにより、それまで
の計数値はリセットされ加算を停止し、前記第2の比較
回路にフィードバックされた前記mビットF/Fの出力
である計数値が前記タップ総数値に一致する前に前記m
ビット選択回路に制御信号としての次のデータ入力があ
つた場合は、前記mビットF/Fの保持する直前の計数
値は前記第1の固定値にリセットされ新たに前記第1の
固定値をクロック信号に同期して前記mビット加算回路
にフィードバックし加算を開始する機能を有することを
特徴とする。又更に本発明による他のディジタルフィル
タは、1ビットのデータ入力に応答して、予め外部から
指定されたタップ総数値に対応するパルス幅を前記デー
タ入力のパルス幅に付加した出力パルスを生成するディ
ジタルフィルタであって、前記ディジタルフィルタは、
mビット加算回路の出力を第1の入力とし、最下位ビッ
トを“1”にし、且つその最下位ビット以外のビットを
すべて“0”にした第1の固定値を第2の入力とし、す
べてのビットを“0”にした第3の固定値を第3の入力
とし、前記データ入力と、前記第2の比較回路の出力と
を制御信号とし、mビットF/Fに出力するmビット選
択回路(mは正の整数、以下同じ)と、前記mビット選
択回路の出力を入力とし、クロック信号を制御信号と
し、第1の比較回路、第2の比較回路及び、mビット加
算回路とに出力するmビットF/Fと、前記mビットF
/Fの出力を第1の入力とし、すべてのビットを“0”
にした第2の固定値を第2の入力とし、データ出力端子
及び前記mビット加算回路とに出力する前記第1の比較
回路と、前記mビットF/Fの出力を第1の入力とし、
前記タップ総数値を第2の入力とし、前記mビット選択
回路に出力する前記第2の比較回路と、前記mビットF
/Fの出力を第1の入力とし、前記第1の比較回路の出
力を第2の入力とし、前記mビット選択回路に出力する
前記mビット加算回路と、を含み、前記データ入力が、
前記mビット選択回路に制御信号として入力されると、
前記データ入力パルスの立ち上がりで前記第1の固定値
を選択出力し、前記データ入力パルスの立ち上がり後の
最初のクロック信号で前記mビットF/Fが前記第1の
固定値を保持すると共に、前記第1の固定値を前記mビ
ット加算回路にフィードバックし、前記第1の固定値に
前記第1の比較回路の出力が加算され前記mビット加算
回路の出力となり、又前記mビットF/Fの出力は、前
記第2の比較回路にも出力され、タップ総数値と比較さ
れ一致した場合は、一致信号が前記mビット選択回路に
制御信号として出力され、前記データ入力パルスが前記
mビット選択回路に入力されている間は、前記第1の固
定値が選択出力された状態を継続し、次に前記データ入
力パルスが立ち下がると、前記第2の比較回路から一致
信号が出力されていない限り、前記mビット選択回路が
前記mビット加算回路の出力を選択出力し、その後のク
ロック信号で前記mビットF/Fが前記mビット加算回
路で加算された計時値を保持すると共に、前記計時値を
前記mビット加算回路にフィードバックし、前記計時値
の最下位ビットに前記第1の比較回路の出力を加算さ
せ、順次クロック信号に同期して前記mビット加算回路
にフィードバックし加算する動作を繰り返し行い、前記
第2の比較回路にフィードバックされた前記mビットF
/Fの出力である計時値が前記タップ総数値に一致する
と、前記第2の比較回路からの一致信号により前記mビ
ット選択回路は前記第3の固定値を選択し、前記mビッ
トF/Fは前記第3の固定値を保持することにより、そ
れまでの計時値はリセットされ加算を停止し、前記第2
の比較回路にフィードバックされた前記mビットF/F
の出力である計時値が前記タップ総数値に一致する前に
前記mビット選択回路に制御信号としての次のデータ入
力があつた場合は、前記mビットF/Fの保持する直前
の計時値は前記第1の固定値にリセットされ新たに前記
第1の固定値をクロック信号に同期して前記mビット加
算回路にフィードバックし加算を開始する機能を有する
ことを特徴とする。
は、1ビットのデータ入力に応答して、予め外部から指
定されたタップ総数値に対応するパルス幅を前記データ
入力のパルス幅に付加した出力パルスを生成するディジ
タルフィルタであって、前記ディジタルフィルタは、m
ビット加算回路の出力を第1の入力とし、最下位ビット
を“1”にし、且つその最下位ビット以外のビットをす
べて“0”にした第1の固定値を第2の入力とし、すべ
てのビットを“0”にした第3の固定値を第3の入力と
し、前記データ入力と、前記第2の比較回路の出力とを
制御信号とし、mビットF/Fに出力するmビット選択
回路(mは正の整数、以下同じ)と、前記mビット選択
回路の出力を入力とし、クロック信号を制御信号とし、
第1の比較回路、第2の比較回路及び、mビット加算回
路とに出力するmビットF/Fと、前記mビットF/F
の出力を第1の入力とし、すべてのビットを“0”にし
た第2の固定値を第2の入力とし、データ出力端子及び
前記mビット加算回路とに出力する前記第1の比較回路
と、前記mビットF/Fの出力を第1の入力とし、前記
タップ総数値を第2の入力とし、前記mビット選択回路
に出力する前記第2の比較回路と、前記mビットF/F
の出力を第1の入力とし、前記第1の比較回路の出力を
第2の入力とし、前記mビット選択回路に出力する前記
mビット加算回路と、を含み、前記データ入力が、前記
mビット選択回路に制御信号として入力されると、前記
データ入力パルスの立ち上がりで前記第1の固定値を選
択出力し、前記データ入力パルスの立ち上がり後の最初
のクロック信号で前記mビットF/Fが前記第1の固定
値を保持すると共に、前記第1の固定値を前記mビット
加算回路にフィードバックし、前記第1の固定値に前記
第1の比較回路の出力が加算され前記mビット加算回路
の出力となり、又前記mビットF/Fの出力は、前記第
2の比較回路にも出力され、タップ総数値と比較され一
致した場合は、一致信号が前記mビット選択回路に制御
信号として出力され、前記データ入力パルスが前記mビ
ット選択回路に入力されている間は、前記第1の固定値
が選択出力された状態を継続し、次に前記データ入力パ
ルスが立ち下がると、前記第2の比較回路から一致信号
が出力されていない限り、前記mビット選択回路が前記
mビット加算回路の出力を選択出力し、その後のクロッ
ク信号で前記mビットF/Fが前記mビット加算回路で
加算された計数値を保持すると共に、前記計数値を前記
mビット加算回路にフィードバックし、前記計数値の最
下位ビットに前記第1の比較回路の出力を加算させ、順
次クロック信号に同期して前記mビット加算回路にフィ
ードバックし加算する動作を繰り返し行い、前記第2の
比較回路にフィードバックされた前記mビットF/Fの
出力である計数値が前記タップ総数値に一致すると、前
記第2の比較回路からの一致信号により前記mビット選
択回路は前記第3の固定値を選択し、前記mビットF/
Fは前記第3の固定値を保持することにより、それまで
の計数値はリセットされ加算を停止し、前記第2の比較
回路にフィードバックされた前記mビットF/Fの出力
である計数値が前記タップ総数値に一致する前に前記m
ビット選択回路に制御信号としての次のデータ入力があ
つた場合は、前記mビットF/Fの保持する直前の計数
値は前記第1の固定値にリセットされ新たに前記第1の
固定値をクロック信号に同期して前記mビット加算回路
にフィードバックし加算を開始する機能を有することを
特徴とする。又更に本発明による他のディジタルフィル
タは、1ビットのデータ入力に応答して、予め外部から
指定されたタップ総数値に対応するパルス幅を前記デー
タ入力のパルス幅に付加した出力パルスを生成するディ
ジタルフィルタであって、前記ディジタルフィルタは、
mビット加算回路の出力を第1の入力とし、最下位ビッ
トを“1”にし、且つその最下位ビット以外のビットを
すべて“0”にした第1の固定値を第2の入力とし、す
べてのビットを“0”にした第3の固定値を第3の入力
とし、前記データ入力と、前記第2の比較回路の出力と
を制御信号とし、mビットF/Fに出力するmビット選
択回路(mは正の整数、以下同じ)と、前記mビット選
択回路の出力を入力とし、クロック信号を制御信号と
し、第1の比較回路、第2の比較回路及び、mビット加
算回路とに出力するmビットF/Fと、前記mビットF
/Fの出力を第1の入力とし、すべてのビットを“0”
にした第2の固定値を第2の入力とし、データ出力端子
及び前記mビット加算回路とに出力する前記第1の比較
回路と、前記mビットF/Fの出力を第1の入力とし、
前記タップ総数値を第2の入力とし、前記mビット選択
回路に出力する前記第2の比較回路と、前記mビットF
/Fの出力を第1の入力とし、前記第1の比較回路の出
力を第2の入力とし、前記mビット選択回路に出力する
前記mビット加算回路と、を含み、前記データ入力が、
前記mビット選択回路に制御信号として入力されると、
前記データ入力パルスの立ち上がりで前記第1の固定値
を選択出力し、前記データ入力パルスの立ち上がり後の
最初のクロック信号で前記mビットF/Fが前記第1の
固定値を保持すると共に、前記第1の固定値を前記mビ
ット加算回路にフィードバックし、前記第1の固定値に
前記第1の比較回路の出力が加算され前記mビット加算
回路の出力となり、又前記mビットF/Fの出力は、前
記第2の比較回路にも出力され、タップ総数値と比較さ
れ一致した場合は、一致信号が前記mビット選択回路に
制御信号として出力され、前記データ入力パルスが前記
mビット選択回路に入力されている間は、前記第1の固
定値が選択出力された状態を継続し、次に前記データ入
力パルスが立ち下がると、前記第2の比較回路から一致
信号が出力されていない限り、前記mビット選択回路が
前記mビット加算回路の出力を選択出力し、その後のク
ロック信号で前記mビットF/Fが前記mビット加算回
路で加算された計時値を保持すると共に、前記計時値を
前記mビット加算回路にフィードバックし、前記計時値
の最下位ビットに前記第1の比較回路の出力を加算さ
せ、順次クロック信号に同期して前記mビット加算回路
にフィードバックし加算する動作を繰り返し行い、前記
第2の比較回路にフィードバックされた前記mビットF
/Fの出力である計時値が前記タップ総数値に一致する
と、前記第2の比較回路からの一致信号により前記mビ
ット選択回路は前記第3の固定値を選択し、前記mビッ
トF/Fは前記第3の固定値を保持することにより、そ
れまでの計時値はリセットされ加算を停止し、前記第2
の比較回路にフィードバックされた前記mビットF/F
の出力である計時値が前記タップ総数値に一致する前に
前記mビット選択回路に制御信号としての次のデータ入
力があつた場合は、前記mビットF/Fの保持する直前
の計時値は前記第1の固定値にリセットされ新たに前記
第1の固定値をクロック信号に同期して前記mビット加
算回路にフィードバックし加算を開始する機能を有する
ことを特徴とする。
【0014】
【0015】要するに本発明によるディジタルフィルタ
では、データ入力端子からの最新のデータ入力により発
生したインパルス応答のタップ位置を計数するタップ位
置計数手段を有している。この計数結果とフィルタのタ
ップ総数(値)とを比較することで最新のデータ入力に
対するインパルス応答が完了したか否かを判断すること
ができる。ディジタルフィルタの出力としては、インパ
ルス応答期間であれば“Hレベル”、インパルス応答期
間でなければ“Lレベル”が必要で、本発明による比較
回路の出力からはディジタルフィルタと等価な値が得ら
れる。また、本発明によるタップ位置計数部は、タップ
総数(値)を設定する入力信号と同じ数のF/Fで構成
しているため、待機時及び動作時の消費電力を最小にす
ることができる。
では、データ入力端子からの最新のデータ入力により発
生したインパルス応答のタップ位置を計数するタップ位
置計数手段を有している。この計数結果とフィルタのタ
ップ総数(値)とを比較することで最新のデータ入力に
対するインパルス応答が完了したか否かを判断すること
ができる。ディジタルフィルタの出力としては、インパ
ルス応答期間であれば“Hレベル”、インパルス応答期
間でなければ“Lレベル”が必要で、本発明による比較
回路の出力からはディジタルフィルタと等価な値が得ら
れる。また、本発明によるタップ位置計数部は、タップ
総数(値)を設定する入力信号と同じ数のF/Fで構成
しているため、待機時及び動作時の消費電力を最小にす
ることができる。
【0016】
【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。
【0017】図1は本発明によるディジタルフィルタの
実施の一形態を示すブロック図である。同図において、
本ディジタルフィルタは、データ入力端子1と、固定値
入力端子3と、データ入力端子1からの最新のデータ入
力により発生したインパルス応答のタップ位置を計数す
る(インパルス応答期間に相当する時間計時を行う)タ
ップ位置計数部4と、この計数結果をフィルタ出力とし
て取出すためのデータ出力端子2とを含んで構成されて
いる。
実施の一形態を示すブロック図である。同図において、
本ディジタルフィルタは、データ入力端子1と、固定値
入力端子3と、データ入力端子1からの最新のデータ入
力により発生したインパルス応答のタップ位置を計数す
る(インパルス応答期間に相当する時間計時を行う)タ
ップ位置計数部4と、この計数結果をフィルタ出力とし
て取出すためのデータ出力端子2とを含んで構成されて
いる。
【0018】データ入力端子1からの最新のデータ入力
はタップ位置計数部4に入力される。固定値入力端子3
からはディジタルフィルタとしてのタップ総数を与えて
おく。タップ位置計数部4ではデータ入力端子1から入
力されたデータに対するタップ位置を計算して出力す
る。計算されたタップ位置と固定値入力端子3から入力
された値とが一致するまで計数動作が継続される。復調
出力H(z)は、インパルス応答期間であれば“Hレベ
ル”、インパルス応答期間でなければ“Lレベル”とな
り、比較回路CMPの出力からはディジタルフィルタで
の処理結果と等価な値が得られる。
はタップ位置計数部4に入力される。固定値入力端子3
からはディジタルフィルタとしてのタップ総数を与えて
おく。タップ位置計数部4ではデータ入力端子1から入
力されたデータに対するタップ位置を計算して出力す
る。計算されたタップ位置と固定値入力端子3から入力
された値とが一致するまで計数動作が継続される。復調
出力H(z)は、インパルス応答期間であれば“Hレベ
ル”、インパルス応答期間でなければ“Lレベル”とな
り、比較回路CMPの出力からはディジタルフィルタで
の処理結果と等価な値が得られる。
【0019】図2は本発明によるディジタルフィルタの
実施の他の形態を示すブロック図である。同図におい
て、本ディジタルフィルタは、データ入力端子1と、固
定値入力端子3と、データ入力端子1からの最新のデー
タ入力により発生したインパルス応答のタップ位置を計
数するタップ位置計数部4と、タップ位置計数部4によ
る計数結果と固定値入力端子3からの入力とを比較する
比較回路CMPと、この比較回路CMPによる比較結果
をフィルタ出力として取出すためのデータ出力端子2と
を含んで構成されている。
実施の他の形態を示すブロック図である。同図におい
て、本ディジタルフィルタは、データ入力端子1と、固
定値入力端子3と、データ入力端子1からの最新のデー
タ入力により発生したインパルス応答のタップ位置を計
数するタップ位置計数部4と、タップ位置計数部4によ
る計数結果と固定値入力端子3からの入力とを比較する
比較回路CMPと、この比較回路CMPによる比較結果
をフィルタ出力として取出すためのデータ出力端子2と
を含んで構成されている。
【0020】データ入力端子1からの最新のデータ入力
はタップ位置計数部4に入力される。固定値入力端子3
からはディジタルフィルタとしてのタップ総数を与えて
おく。タップ位置計数部4ではデータ入力端子1から入
力されたデータに対するタップ位置を計算して出力す
る。計算されたタップ位置と固定値入力端子3から入力
された値とを比較することで最新のデータ入力に対する
インパルス応答が完了したか否かを判断することができ
る。復調出力H(z)は、インパルス応答期間であれば
“Hレベル”、インパルス応答期間でなければ“Lレベ
ル”となり、比較回路CMPの出力からはディジタルフ
ィルタでの処理結果と等価な値が得られる。
はタップ位置計数部4に入力される。固定値入力端子3
からはディジタルフィルタとしてのタップ総数を与えて
おく。タップ位置計数部4ではデータ入力端子1から入
力されたデータに対するタップ位置を計算して出力す
る。計算されたタップ位置と固定値入力端子3から入力
された値とを比較することで最新のデータ入力に対する
インパルス応答が完了したか否かを判断することができ
る。復調出力H(z)は、インパルス応答期間であれば
“Hレベル”、インパルス応答期間でなければ“Lレベ
ル”となり、比較回路CMPの出力からはディジタルフ
ィルタでの処理結果と等価な値が得られる。
【0021】
【実施例】図3は本発明の第1の実施例によるディジタ
ルフィルタの構成を示す回路図である。同図において本
実施例によるディジタルフィルタは、データ入力端子1
と、タップ総数(値)入力端子3と、第1のmビット選
択回路S1の出力と第1の固定値とを入力としてデータ
入力端子1入力される自フィルタへの入力データによっ
て制御される第2のmビット選択回路S2と、第2のm
ビット選択回路S2の出力をデータ入力としクロックC
LKに同期して動作するmビットフリップフロップR1
とを含んで構成されている。
ルフィルタの構成を示す回路図である。同図において本
実施例によるディジタルフィルタは、データ入力端子1
と、タップ総数(値)入力端子3と、第1のmビット選
択回路S1の出力と第1の固定値とを入力としてデータ
入力端子1入力される自フィルタへの入力データによっ
て制御される第2のmビット選択回路S2と、第2のm
ビット選択回路S2の出力をデータ入力としクロックC
LKに同期して動作するmビットフリップフロップR1
とを含んで構成されている。
【0022】また、本実施例によるディジタルフィルタ
は、mビットフリップフロップR1のデータ出力と第2
の固定値とを比較する第1の比較回路CMP1と、mビ
ットフリップフロップR1のデータ出力の最下位ビット
に第1の比較回路CMP1の出力を加算するmビット加
算回路A1と、mビットフリップフロップR1のデータ
出力とタップ総数(値)入力端子3からの入力とを比較
する第2の比較回路CMP2と、mビット加算器A1の
出力と第3の固定値とを入力として第2の比較回路CM
P2の出力により制御される第1のmビット選択回路S
1と、第1の比較回路CMP1の出力に接続されたデー
タ出力端子2とを含んで構成されている。なお、第1の
固定値の最下位ビットは“1”に、第1の固定値の最下
位ビット以外のビットは全て“0”に、第2及び第3の
固定値は全て“0”に、各定数mはタップ総数(値)の
2の対数を整数に切上げた値に設定されているものとす
る。図中の(x)は10進数であることを示すものとす
る。
は、mビットフリップフロップR1のデータ出力と第2
の固定値とを比較する第1の比較回路CMP1と、mビ
ットフリップフロップR1のデータ出力の最下位ビット
に第1の比較回路CMP1の出力を加算するmビット加
算回路A1と、mビットフリップフロップR1のデータ
出力とタップ総数(値)入力端子3からの入力とを比較
する第2の比較回路CMP2と、mビット加算器A1の
出力と第3の固定値とを入力として第2の比較回路CM
P2の出力により制御される第1のmビット選択回路S
1と、第1の比較回路CMP1の出力に接続されたデー
タ出力端子2とを含んで構成されている。なお、第1の
固定値の最下位ビットは“1”に、第1の固定値の最下
位ビット以外のビットは全て“0”に、第2及び第3の
固定値は全て“0”に、各定数mはタップ総数(値)の
2の対数を整数に切上げた値に設定されているものとす
る。図中の(x)は10進数であることを示すものとす
る。
【0023】ここで、入力端子3に入力するタップ総数
(値)は、予め外部から指定するものとする。もっと
も、このタップ数は固定値ではなく、外部から指定する
ことによって値を変更することができる。後述するよう
に、値を順次変更しても良い。このタップ総数値は、入
力データのインパルス応答期間に対応する値である。ま
た、このタップ総数値は、タップを導出するために複数
段縦列接続された遅延素子群を有するディジタルフィル
タの遅延素子群の接続段数に応じて定められているので
ある。
(値)は、予め外部から指定するものとする。もっと
も、このタップ数は固定値ではなく、外部から指定する
ことによって値を変更することができる。後述するよう
に、値を順次変更しても良い。このタップ総数値は、入
力データのインパルス応答期間に対応する値である。ま
た、このタップ総数値は、タップを導出するために複数
段縦列接続された遅延素子群を有するディジタルフィル
タの遅延素子群の接続段数に応じて定められているので
ある。
【0024】図3において、データ入力端子1からの入
力が“H”レベルの状態では第2のmビット選択回路S
2の最下位ビットからは“1”、それ以外のビットから
は全て“0”が出力される。この値はmビットフリップ
フロップR1を介して第1の比較回路CMP1に入力さ
れる。第1の比較回路CMP1では、比較する数と比較
される数が等しい時に“L”を出力する。第1の比較回
路CMP1のもう片方の入力は全て“0”であり、最下
位ビットが“1”ではないため“H”が出力される。
力が“H”レベルの状態では第2のmビット選択回路S
2の最下位ビットからは“1”、それ以外のビットから
は全て“0”が出力される。この値はmビットフリップ
フロップR1を介して第1の比較回路CMP1に入力さ
れる。第1の比較回路CMP1では、比較する数と比較
される数が等しい時に“L”を出力する。第1の比較回
路CMP1のもう片方の入力は全て“0”であり、最下
位ビットが“1”ではないため“H”が出力される。
【0025】この比較結果は出力端子2から出力される
と同時に加算回路A1の最下位ビットに加えられるた
め、加算回路A1は現在のmビットフリップフロップR
1の値を“+1”する。加算回路A1では、最新のデー
タ入力に対する現在のタップ位置を計数していることに
なる。第2の比較回路CMP2では、現在のmビットフ
リップフロップR1の値とタップ総数(値)入力端子3
による設定値とを比較し、タップ総数(値)に等しくな
った時に第1のmビット選択回路S1の出力を全て
“0”とし、タップ総数(値)に満たない場合は加算回
路A1の出力を選択する制御を行う。第1のmビット選
択回路S1の出力に全て“0”が出力された時は、現在
のタップ位置がタップ総数(値)を超えたことを意味す
るため、これによりインパルス応答を終了させるため
に、第2のmビット選択回路とmビットフリップフロッ
プR1を経由して第1の比較回路CMP1の入力を全て
“0”に設定する。これにより、第1の比較回路CMP
1は“L”を出力し、出力端子2を“L”にすると共
に、加算回路A1における“+1”の加算を停止する。
これにより、mビットフリップフロップR1の値は全て
“0”で保持されることになる。
と同時に加算回路A1の最下位ビットに加えられるた
め、加算回路A1は現在のmビットフリップフロップR
1の値を“+1”する。加算回路A1では、最新のデー
タ入力に対する現在のタップ位置を計数していることに
なる。第2の比較回路CMP2では、現在のmビットフ
リップフロップR1の値とタップ総数(値)入力端子3
による設定値とを比較し、タップ総数(値)に等しくな
った時に第1のmビット選択回路S1の出力を全て
“0”とし、タップ総数(値)に満たない場合は加算回
路A1の出力を選択する制御を行う。第1のmビット選
択回路S1の出力に全て“0”が出力された時は、現在
のタップ位置がタップ総数(値)を超えたことを意味す
るため、これによりインパルス応答を終了させるため
に、第2のmビット選択回路とmビットフリップフロッ
プR1を経由して第1の比較回路CMP1の入力を全て
“0”に設定する。これにより、第1の比較回路CMP
1は“L”を出力し、出力端子2を“L”にすると共
に、加算回路A1における“+1”の加算を停止する。
これにより、mビットフリップフロップR1の値は全て
“0”で保持されることになる。
【0026】ここで、フィルタ伝達関数を式(1)とし
た時、出力、タップ係数の夫々が1ビットの場合は、K
(i)=1しかとりえない。このため、式(1)は式
(2)のように変形することができる。
た時、出力、タップ係数の夫々が1ビットの場合は、K
(i)=1しかとりえない。このため、式(1)は式
(2)のように変形することができる。
【0027】 H(z)=Σ(X(i)*K(i)) … (1) H(z)=Σ(X(i)) … (2) なお、式(1)及び式(2)において、i=0,1,
…,nである。入力X(i)は全て同じ値であり、1ビ
ットであることから、入力X(0)に“1”が入力され
た時に“1”をn回出力することと等価であることにな
る。即ち、入力X(0)に“1”が入力された時にタッ
プ総数分に相当するn個の“1”を出力する回路を用い
れば、ディジタルフィルタを実現することができるので
ある。
…,nである。入力X(i)は全て同じ値であり、1ビ
ットであることから、入力X(0)に“1”が入力され
た時に“1”をn回出力することと等価であることにな
る。即ち、入力X(0)に“1”が入力された時にタッ
プ総数分に相当するn個の“1”を出力する回路を用い
れば、ディジタルフィルタを実現することができるので
ある。
【0028】図3において、選択回路S2、フリップフ
ロップR1、加算器A1及び選択回路S1でカウンタを
構成し、入力X(z)が“1”として入力された時、タ
ップ総数に到達するまでの期間(即ちインパルス応答の
期間)計数を実行し、比較回路CMP2によってカウン
ト値がタップ総数に到達した時点で計数を停止する。比
較回路CMP1において、入力X(z)に“1”が入力
されている期間と、カウントを実行している期間とを抽
出し、本フィルタの出力としている。
ロップR1、加算器A1及び選択回路S1でカウンタを
構成し、入力X(z)が“1”として入力された時、タ
ップ総数に到達するまでの期間(即ちインパルス応答の
期間)計数を実行し、比較回路CMP2によってカウン
ト値がタップ総数に到達した時点で計数を停止する。比
較回路CMP1において、入力X(z)に“1”が入力
されている期間と、カウントを実行している期間とを抽
出し、本フィルタの出力としている。
【0029】図4は、図3の回路構成におけるタップ総
数(値)入力端子3を4ビットとし、その値を“6”に
設定した時のシミュレーション結果の一例を示すタイミ
ングチャートである。なお、図4においては、図3中の
各信号等と同等の信号等は同一符号により示されてい
る。
数(値)入力端子3を4ビットとし、その値を“6”に
設定した時のシミュレーション結果の一例を示すタイミ
ングチャートである。なお、図4においては、図3中の
各信号等と同等の信号等は同一符号により示されてい
る。
【0030】図4において、“CLK”は入力クロッ
ク、“X(z)”はデータ入力端子1からの入力X
(z)、“H(z)”はデータ出力端子2からの出力H
(z)、“R1”はmビットフリップフロップR1の状
態値、“TAP”はタップ総数(値)入力端子3に設定
されるタップ総数値、“S1”,“S2”は各選択回路
S1,S2の出力、“A1”は加算器の出力を示してい
る。
ク、“X(z)”はデータ入力端子1からの入力X
(z)、“H(z)”はデータ出力端子2からの出力H
(z)、“R1”はmビットフリップフロップR1の状
態値、“TAP”はタップ総数(値)入力端子3に設定
されるタップ総数値、“S1”,“S2”は各選択回路
S1,S2の出力、“A1”は加算器の出力を示してい
る。
【0031】同図においては、入力X(z)に存在する
パルスP1に対してフィルタ出力H(z)にパルスP3
が現れる。この場合、選択回路S2の出力が“2”から
“6”になるまでの間がタップ演算期間である。そし
て、選択回路S2の出力がタップ総数である“6”にな
った時に比較回路CMP2の比較結果が一致し(斜線部
分)、選択回路S1の出力は“00”となる。
パルスP1に対してフィルタ出力H(z)にパルスP3
が現れる。この場合、選択回路S2の出力が“2”から
“6”になるまでの間がタップ演算期間である。そし
て、選択回路S2の出力がタップ総数である“6”にな
った時に比較回路CMP2の比較結果が一致し(斜線部
分)、選択回路S1の出力は“00”となる。
【0032】同様に、入力X(z)に存在するパルスP
2に対してフィルタ出力H(z)にパルスP4が現れ
る。この場合、選択回路S2の出力が“2”から“6”
になるまでの間がタップ演算期間Tである。そして、選
択回路S2の出力がタップ総数である“6”になった時
に比較回路CMP2の比較結果が一致し、選択回路S1
の出力は“00”となる。
2に対してフィルタ出力H(z)にパルスP4が現れ
る。この場合、選択回路S2の出力が“2”から“6”
になるまでの間がタップ演算期間Tである。そして、選
択回路S2の出力がタップ総数である“6”になった時
に比較回路CMP2の比較結果が一致し、選択回路S1
の出力は“00”となる。
【0033】図5は、シミュレーション結果の他の例を
示すタイミングチャートであり、図3中の各信号等と同
等の信号等は同一符号により示されている。
示すタイミングチャートであり、図3中の各信号等と同
等の信号等は同一符号により示されている。
【0034】同図においては、入力X(z)に存在する
パルスP1に対してフィルタ出力H(z)にパルスP3
が現れる。そして、選択回路S2の出力がタップ総数で
ある“6”になった時に比較回路CMP2の比較結果が
一致し、選択回路S1の出力は“00”となる。
パルスP1に対してフィルタ出力H(z)にパルスP3
が現れる。そして、選択回路S2の出力がタップ総数で
ある“6”になった時に比較回路CMP2の比較結果が
一致し、選択回路S1の出力は“00”となる。
【0035】また、入力X(z)に存在するパルスP2
a,P2b,P2cに対してフィルタ出力H(z)にパ
ルスP4が現れる。この場合、パルスP2a,P2b,
P2cが夫々入力される都度、選択回路S2の出力は
“1”になる。このとき、選択回路S2の出力が最初に
“2”になってから“6”になるまでの間がタップ演算
期間Tである。そして、選択回路S2の出力がタップ総
数である“6”になった時に比較回路CMP2の比較結
果が一致し、選択回路S1の出力は“00”となる。
a,P2b,P2cに対してフィルタ出力H(z)にパ
ルスP4が現れる。この場合、パルスP2a,P2b,
P2cが夫々入力される都度、選択回路S2の出力は
“1”になる。このとき、選択回路S2の出力が最初に
“2”になってから“6”になるまでの間がタップ演算
期間Tである。そして、選択回路S2の出力がタップ総
数である“6”になった時に比較回路CMP2の比較結
果が一致し、選択回路S1の出力は“00”となる。
【0036】以上のように、乗算器を用いる構成ではな
く、フィルタのタップを導出するために複数段縦列接続
された遅延素子群を有するディジタルフィルタの該遅延
素子群の接続段数に応じて計数を行うカウンタを有する
構成にしているので、回路規模をできるだけ小さく抑え
たディジタルフィルタを実現できるのである。
く、フィルタのタップを導出するために複数段縦列接続
された遅延素子群を有するディジタルフィルタの該遅延
素子群の接続段数に応じて計数を行うカウンタを有する
構成にしているので、回路規模をできるだけ小さく抑え
たディジタルフィルタを実現できるのである。
【0037】図6は図3の回路構成におけるタップ総数
(値)入力端子3を4ビットとし、その値を順次変更し
て設定した時のシミュレーション結果のさらに他の例を
示すタイミングチャートである。なお、図4において
は、タップ総数(値)入力端子3に設定されるタップ総
数値を“C”(h)から“6”(h)、“8”(h)、
“1”(h)と順に変化させている(“(h)”は16
進数であることを示す)。
(値)入力端子3を4ビットとし、その値を順次変更し
て設定した時のシミュレーション結果のさらに他の例を
示すタイミングチャートである。なお、図4において
は、タップ総数(値)入力端子3に設定されるタップ総
数値を“C”(h)から“6”(h)、“8”(h)、
“1”(h)と順に変化させている(“(h)”は16
進数であることを示す)。
【0038】このとき、そのタップ総数値の変化に追従
してmビットフリップフロップR1の状態値R1におけ
る計数値が夫々、“6”(h)、“8”(h)、“1”
(h)まで計数している結果が得られている。
してmビットフリップフロップR1の状態値R1におけ
る計数値が夫々、“6”(h)、“8”(h)、“1”
(h)まで計数している結果が得られている。
【0039】図7は本発明の第2の実施例によるディジ
タルフィルタの構成を示す回路図である。同図において
本実施例によるディジタルフィルタは、データ入力端子
1と、タップ総数(値)入力端子3と、mビット加算回
路A1の出力と第1の固定値と第2の固定値とを入力と
してデータ入力端子1と第2の比較回路CMP2の出力
とにより制御される第3のmビット選択回路S3と、第
3のmビット選択回路S3の出力をデータ入力とするm
ビットフリップフロップR1とを含んで構成されてい
る。なお、mビットフリップフロップR1には、クロッ
クCLKが入力されている。
タルフィルタの構成を示す回路図である。同図において
本実施例によるディジタルフィルタは、データ入力端子
1と、タップ総数(値)入力端子3と、mビット加算回
路A1の出力と第1の固定値と第2の固定値とを入力と
してデータ入力端子1と第2の比較回路CMP2の出力
とにより制御される第3のmビット選択回路S3と、第
3のmビット選択回路S3の出力をデータ入力とするm
ビットフリップフロップR1とを含んで構成されてい
る。なお、mビットフリップフロップR1には、クロッ
クCLKが入力されている。
【0040】また、本実施例によるディジタルフィルタ
は、mビットフリップフロップR1のデータ出力と第3
の固定値とを比較する第1の比較回路CMP1と、mビ
ットフリップフロップR1のデータ出力の最下位ビット
に第1の比較回路CMP1の出力を加算するmビット加
算回路A1と、mビットフリップフロップR1のデータ
出力とタップ総数(値)入力端子3とを比較する比較回
路CMP2と、第1の比較回路CMP1の出力に接続さ
れたデータ出力端子2とを含んで構成されている。な
お、第1の固定値の最下位ビットは“1”に、第1の固
定値の最下位ビットを除くビットは全て“0”に、第2
及び第3の固定値は全て“0”に、各定数mはタップ総
数(値)の2の対数を整数に切上げた値に設定されてい
るものとする。
は、mビットフリップフロップR1のデータ出力と第3
の固定値とを比較する第1の比較回路CMP1と、mビ
ットフリップフロップR1のデータ出力の最下位ビット
に第1の比較回路CMP1の出力を加算するmビット加
算回路A1と、mビットフリップフロップR1のデータ
出力とタップ総数(値)入力端子3とを比較する比較回
路CMP2と、第1の比較回路CMP1の出力に接続さ
れたデータ出力端子2とを含んで構成されている。な
お、第1の固定値の最下位ビットは“1”に、第1の固
定値の最下位ビットを除くビットは全て“0”に、第2
及び第3の固定値は全て“0”に、各定数mはタップ総
数(値)の2の対数を整数に切上げた値に設定されてい
るものとする。
【0041】要するに、本実施例のディジタルフィルタ
は、上述した第1の実施例のディジタルフィルタにおけ
る第1及び第2のmビット選択回路S1及びS2の代わ
りに、自フィルタへの入力データ及び前記第2の比較回
路の出力によって選択制御される第3のmビット選択回
路を含んで構成されているのである。図3におけるmビ
ット選択回路S1及びS2は、入力されている固定値の
1ビットのみが異なり、それ以外は同一の構成であるの
で、その同一の構成部分を共通にすることで図7におけ
るmビット選択回路S3が得られるのである。したがっ
て、図7に示されているディジタルフィルタの基本的な
動作は、図3に示されているディジタルフィルタの動作
と同じであるが、図7の回路構成では図3の回路構成よ
りも小さな回路規模でディジタルフィルタを実現できる
のである。
は、上述した第1の実施例のディジタルフィルタにおけ
る第1及び第2のmビット選択回路S1及びS2の代わ
りに、自フィルタへの入力データ及び前記第2の比較回
路の出力によって選択制御される第3のmビット選択回
路を含んで構成されているのである。図3におけるmビ
ット選択回路S1及びS2は、入力されている固定値の
1ビットのみが異なり、それ以外は同一の構成であるの
で、その同一の構成部分を共通にすることで図7におけ
るmビット選択回路S3が得られるのである。したがっ
て、図7に示されているディジタルフィルタの基本的な
動作は、図3に示されているディジタルフィルタの動作
と同じであるが、図7の回路構成では図3の回路構成よ
りも小さな回路規模でディジタルフィルタを実現できる
のである。
【0042】タップ係数が1ビット、タップ総数(値)
がnの場合、タップ係数の発生はX(z)が“0”の期
間のみで、X(z)が“1”の期間のH(z)はX
(z)と等しい。このことから、X(z)が“0”にな
ってから1回分のインパルス応答に相当するタップ係数
を発生させている。
がnの場合、タップ係数の発生はX(z)が“0”の期
間のみで、X(z)が“1”の期間のH(z)はX
(z)と等しい。このことから、X(z)が“0”にな
ってから1回分のインパルス応答に相当するタップ係数
を発生させている。
【0043】設定したいタップ総数と、過去の入力に対
するインパルス応答のタップ位置とを比較し、その結果
により応答する/しないを制御しているため、過去に入
力されたX(z)に依存することなくフィルタ係数の切
替えがリアルタイムで追従可能となる。
するインパルス応答のタップ位置とを比較し、その結果
により応答する/しないを制御しているため、過去に入
力されたX(z)に依存することなくフィルタ係数の切
替えがリアルタイムで追従可能となる。
【0044】以上のように、従来のディジタルフィルタ
におけるF/Fの使用数はタップ遅延回路の総数に等し
かったが、本ディジタルフィルタでは、タップ総数
(値)を2進値で与えるため使用するF/Fの総数はI
NT(log2 (Tap数))に減少する。なお、
“INT”は括弧内の値を整数に切上げることを示して
いる。
におけるF/Fの使用数はタップ遅延回路の総数に等し
かったが、本ディジタルフィルタでは、タップ総数
(値)を2進値で与えるため使用するF/Fの総数はI
NT(log2 (Tap数))に減少する。なお、
“INT”は括弧内の値を整数に切上げることを示して
いる。
【0045】上述したF/Fの使用総数の低減に伴い、
待機時の消費電力がタップ遅延回路の総数分のF/Fで
消費する電力に対し(INT(log2 (Tap
数))/Tap数に減少する。また、タップ総数の切替
えに要した時間が、従来のディジタルフィルタはタップ
遅延回路の総数分の待ち時間が必要であったのに対し、
本ディジタルフィルタではリアルタイムでの変更が可能
となり、切替えの待ち時間が不要になるのである。
待機時の消費電力がタップ遅延回路の総数分のF/Fで
消費する電力に対し(INT(log2 (Tap
数))/Tap数に減少する。また、タップ総数の切替
えに要した時間が、従来のディジタルフィルタはタップ
遅延回路の総数分の待ち時間が必要であったのに対し、
本ディジタルフィルタではリアルタイムでの変更が可能
となり、切替えの待ち時間が不要になるのである。
【0046】本ディジタルフィルタは乗算器を用いてい
ないので回路規模を小さくすることができ、特にノート
型パーソナルコンピュータや携帯情報端末や家電製品に
おける無線シリアル通信用のフィルタに最適である。ま
た、家庭内用のネットワークである、いわゆるホームバ
スに用いることもできる。
ないので回路規模を小さくすることができ、特にノート
型パーソナルコンピュータや携帯情報端末や家電製品に
おける無線シリアル通信用のフィルタに最適である。ま
た、家庭内用のネットワークである、いわゆるホームバ
スに用いることもできる。
【0047】
【発明の効果】以上説明したように本発明は、タップ総
数(値)を2進値で与えて使用するF/Fの総数を減少
させると共に、タップ総数の切替え時間をリアルタイム
で変更することにより、回路規模低減、消費電力の低
減、タップ数切替えに対する応答性の向上を実現するこ
とができるという効果がある。
数(値)を2進値で与えて使用するF/Fの総数を減少
させると共に、タップ総数の切替え時間をリアルタイム
で変更することにより、回路規模低減、消費電力の低
減、タップ数切替えに対する応答性の向上を実現するこ
とができるという効果がある。
【図1】本発明の実施の一形態による赤外線用ディジタ
ルフィルタの構成を示す回路図である。
ルフィルタの構成を示す回路図である。
【図2】本発明の実施の他の形態による赤外線用ディジ
タルフィルタの構成を示す回路図である。
タルフィルタの構成を示す回路図である。
【図3】本発明による赤外線用ディジタルフィルタの第
1の実施例を示す回路図である。
1の実施例を示す回路図である。
【図4】図3の赤外線用ディジタルフィルタの動作例を
示すタイミングチャートである。
示すタイミングチャートである。
【図5】図3の赤外線用ディジタルフィルタの他の動作
例を示すタイミングチャートである。
例を示すタイミングチャートである。
【図6】図3の赤外線用ディジタルフィルタの更に他の
動作例を示すタイミングチャートである。
動作例を示すタイミングチャートである。
【図7】本発明による赤外線用ディジタルフィルタの第
2の実施例を示す回路図である。
2の実施例を示す回路図である。
【図8】特開平2−284513号公報に開示されてい
るディジタルフィルタの構成を示す回路図である。
るディジタルフィルタの構成を示す回路図である。
【図9】図8のディジタルフィルタの一部分を抽出して
構成できるディジタルフィルタの構成を示す回路図であ
る。
構成できるディジタルフィルタの構成を示す回路図であ
る。
【図10】図9のディジタルフィルタの動作例を示すタ
イミングチャートである。
イミングチャートである。
1 データ入力端子 2 データ出力端子 3 タップ総数(値)入力端子 4 タップ位置計数部 A1 加算器 S1〜S3 選択回路 CMP1,CMP2 比較回路 R1 フリップフロップ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H04B 10/28 (56)参考文献 特開 昭62−243419(JP,A) 特開 平8−139575(JP,A) 特開 平9−238056(JP,A) 特開 平10−135795(JP,A) 特開 平9−200009(JP,A) 特許2670263(JP,B2) (58)調査した分野(Int.Cl.7,DB名) H03K 5/04 - 5/07 H04B 10/00 - 10/28
Claims (5)
- 【請求項1】1ビットのデータ入力に応答して、予め外
部から指定されたタップ総数値に対応するパルス幅を前
記データ入力のパルス幅に付加した出力パルスを生成す
るディジタルフィルタであって、 前記ディジタルフィルタは、第1のm(mは正の整数、
以下同じ)ビット選択回路の出力を第1の入力とし、最
下位ビットを“1”にし、且つその最下位ビット以外の
ビットをすべて“0”にした第1の固定値を第2の入力
とし、前記データ入力を制御信号とし、mビットF/F
に出力する第2のmビット選択回路と、前記第2のmビ
ット選択回路の出力を入力とし、クロック信号を制御信
号とし、第1の比較回路、第2の比較回路及び、mビッ
ト加算回路とに出力するmビットF/Fと、前記mビッ
トF/Fの出力を第1の入力とし、すべてのビットを
“0”にした第2の固定値を第2の入力とし、データ出
力端子及び前記mビット加算回路とに出力する前記第1
の比較回路と、前記mビットF/Fの出力を入力とし、
前記タップ総数値を第2の入力とし、前記第1のmビッ
ト選択回路に出力する前記第2の比較回路と、前記mビ
ットF/Fの出力を第1の入力とし、前記第1の比較回
路の出力を第2の入力とし、前記第1のmビット選択回
路に出力する前記mビット加算回路と、前記mビット加
算回路の出力を第1の入力とし、すべてのビットを
“0”にした第3の固定値を第2の入力とし、前記第2
の比較回路の出力を制御信号とし、前記第2のmビット
選択回路に出力する前記第1のmビット選択回路と、を
含み、 前記データ入力が、前記第2のmビット選択回路に制御
信号として入力されると、前記データ入力パルスの立ち
上がりで前記第1の固定値を選択出力し、前記データ入
力パルスの立ち上がり後の最初のクロック信号で前記m
ビットF/Fが前記第1の固定値を保持すると共に、前
記第1の固定値を前記mビット加算回路にフィードバッ
クし、前記第1の固定値に前記第1の比較回路の出力が
加算され前記mビット加算回路の出力となり、又前記m
ビットF/Fの出力は、前記第2の比較回路にも出力さ
れ、タップ総数値と比較され一致しない限り前記mビッ
ト加算回路の出力を前記第1のmビット選択回路が選択
出力し、前記第2のmビット選択回路が前記選択出力を
選択しない状態を継続し、次に前記データ入力パルスが
立ち下がると、前記第2のmビット選択回路が前記第1
のmビット選択回路の出力を選択出力し、その後クロッ
ク信号で前記mビットF/Fが前記mビット加算回路で
加算された計数値を保持すると共に、前記計数値を前記
mビット加算回路にフィードバックし、前記計数値の最
下位ビットに前記第1の比較回路の出力が加算され、順
次クロック信号に同期して前記mビット加算回路にフィ
ードバックし加算する動作を繰り返し行い、前記第2の
比較回路にフィードバックされた前記mビットF/Fの
出力である計数値が前記タップ総数値に一致すると、前
記第2の比較回路からの出力信号により前記第1のmビ
ット選択回路は前記第3の固定値を選択し、前記mビッ
トF/Fは前記第3の固定値を保持することにより、そ
れまでの計数値はリセットされ加算を停止し、前記第2
の比較回路にフィードバックされた前記mビットF/F
の出力である計数値が前記タップ総数値に一致する前に
前記第2のmビット選択回路に制御信号としての次のデ
ータ入力があった場合は、前記mビットF/Fの保持す
る直前の計数値は前記第1の固定値にリセットされ新た
に前記第1の固定値をクロック信号に同期して前記mビ
ット加算回路にフィードバックし加算を開始する機能を
有することを特徴とするディジタルフィルタ。 - 【請求項2】1ビットのデータ入力に応答して、予め外
部から指定されたタップ総数値に対応するパルス幅を前
記データ入力のパルス幅に付加した出力パルスを生成す
るディジタルフィルタであって、 前記ディジタルフィルタは、第1のm(mは正の整数、
以下同じ)ビット選択回路の出力を第1の入力とし、最
下位ビットを“1”にし、且つその最下位ビット以外の
ビットをすべて“0”にした第1の固定値を第2の入力
とし、前記データ入力を制御信号とし、mビットF/F
に出力する第2のmビット選択回路と、前記第2のmビ
ット選択回路の出力を入力とし、クロック信号を制御信
号とし、第1の比較回路、第2の比較回路及び、mビッ
ト加算回路とに出力するmビットF/Fと、前記mビッ
トF/Fの出力を第1の入力とし、すべてのビットを
“0”にした第2の固定値を第2の入力とし、データ出
力端子及び前記mビット加算回路とに出力する前記第1
の比較回路と、前記mビットF/Fの出力を入力とし、
前記タップ総数値を第2の入力とし、前記第1のmビッ
ト選択回路に出力する前記第2の比較回路と、前記mビ
ットF/Fの出力を第1の入力とし、前記第1の比較回
路の出力を第2の入力とし、前記第1のmビット選択回
路に出力する前記mビット加算回路と、前記mビット加
算回路の出力を第1の入力とし、すべてのビットを
“0”にした第3の固定値を第2の入力とし、前記第2
の比較回路の出力を制御信号とし、前記第2のmビット
選択回路に出力する前記第1のmビット選択回路と、を
含み、 前記データ入力が、前記第2のmビット選択回路に制御
信号として入力されると、前記データ入力パルスの立ち
上がりで前記第1の固定値を選択出力し、前記データ入
力パルスの立ち上がり後の最初のクロック信号で前記m
ビットF/Fが前記第1の固定値を保持すると共に、前
記第1の固定値を前記mビット加算回路にフィードバッ
クし、前記第1の固定値に前記第1の比較回路の出力が
加算され前記mビット加算回路の出力となり、又前記m
ビットF/Fの出力は、前記第2の比較回路にも出力さ
れ、タップ総数値と比較され一致しない限り前記mビッ
ト加算回路の出力を前記第1のmビット選択回路が選択
出力し、前記第2のmビット選択回路が前記選択出力を
選択しない状態を継続し、次に前記データ入力パルスが
立ち下がると、前記第2のmビット選択回路が前記第1
のmビット選択回路の出力を選択出力し、その後クロッ
ク信号で前記mビットF/Fが前記mビット加算回路で
加算された計時値を保持すると共に、前記計時値を前記
mビット加算回路にフィードバックし、前記計時値の最
下位ビットに前記第1の比較回路の出力が加算され、順
次クロック信号に同期して前記mビット加算回路にフィ
ードバックし加算する動作を繰り返し行い、前記第2の
比較回路にフィードバックされた前記mビットF/Fの
出力である計時値が前記タップ総数値に一致すると、前
記第2の比較回路からの出力信号により前記第1のmビ
ット選択回路は前記第3の固定値を選択し、前記mビッ
トF/Fは前記第3の固定値を保持することにより、そ
れまでの計時値はリセットされ加算を停止し、前記第2
の比較回路にフィードバックされた前記mビットF/F
の出力である計時値が前記タップ総数値に一致する前に
前記第2のmビット選択回路に制御信号としての次のデ
ータ入力があった場合は、前記mビットF/Fの保持す
る直前の計時値は前記第1の固定値にリセットされ新た
に前記第1の固定値をクロック信号に同期して前記mビ
ット加算回路にフィードバックし加算を開始する機能を
有することを特徴とするディジタルフィルタ。 - 【請求項3】1ビットのデータ入力に応答して、予め外
部から指定されたタップ総数値に対応するパルス幅を前
記データ入力のパルス幅に付加した出力パルスを生成す
るディジタルフィルタであって、 前記ディジタルフィルタは、mビット加算回路の出力を
第1の入力とし、最下位ビットを“1”にし、且つその
最下位ビット以外のビットをすべて“0”にした第1の
固定値を第2の入力とし、すべてのビットを“0”にし
た第3の固定値を第3の入力とし、前記データ入力と、
前記第2の比較回路の出力とを制御信号とし、mビット
F/Fに出力するmビット選択回路(mは正の整数、以
下同じ)と、前記mビット選択回路の出力を入力とし、
クロック信号を制御信号とし、第1の比較回路、第2の
比較回路及び、mビット加算回路とに出力するmビット
F/Fと、前記mビットF/Fの出力を第1の入力と
し、すべてのビットを“0”にした第2の固定値を第2
の入力とし、データ出力端子及び前記mビット加算回路
とに出力する前記第1の比較回路と、前記mビットF/
Fの出力を第1の入力とし、前記タップ総数値を第2の
入力とし、前記mビット選択回路に出力する前記第2の
比較回路と、前記mビットF/Fの出力を第1の入力と
し、前記第1の比較回路の出力を第2の入力とし、前記
mビット選択回路に出力する前記mビット加算回路と、
を含み、 前記データ入力が、前記mビット選択回路に制御信号と
して入力されると、前記データ入力パルスの立ち上がり
で前記第1の固定値を選択出力し、 前記データ入力パルスの立ち上がり後の最初のクロック
信号で前記mビットF/Fが前記第1の固定値を保持す
ると共に、前記第1の固定値を前記mビット加算回路に
フィードバックし、 前記第1の固定値に前記第1の比較回路の出力が加算さ
れ前記mビット加算回路の出力となり、 又前記mビットF/Fの出力は、前記第2の比較回路に
も出力され、タップ総数値と比較され一致した場合は、
一致信号が前記mビット選択回路に制御信号として出力
され、 前記データ入力パルスが前記mビット選択回路に入力さ
れている間は、前記第1の固定値が選択出力された状態
を継続し、 次に前記データ入力パルスが立ち下がると、前記第2の
比較回路から一致信号が出力されていない限り、前記m
ビット選択回路が前記mビット加算回路の出力を選択出
力し、 その後のクロック信号で前記mビットF/Fが前記mビ
ット加算回路で加算された計数値を保持すると共に、前
記計数値を前記mビット加算回路にフィードバックし、 前記計数値の最下位ビットに前記第1の比較回路の出力
を加算させ、順次クロック信号に同期して前記mビット
加算回路にフィードバックし加算する動作を繰り返し行
い、 前記第2の比較回路にフィードバックされた前記mビッ
トF/Fの出力である計数値が前記タップ総数値に一致
すると、前記第2の比較回路からの一致信号により前記
mビット選択回路は前記第3の固定値を選択し、 前記mビットF/Fは前記第3の固定値を保持すること
により、それまでの計数値はリセットされ加算を停止
し、 前記第2の比較回路にフィードバックされた前記mビッ
トF/Fの出力である計数値が前記タップ総数値に一致
する前に前記mビット選択回路に制御信号としての次の
データ入力があつた場合は、 前記mビットF/Fの保持する直前の計数値は前記第1
の固定値にリセットされ新たに前記第1の固定値をクロ
ック信号に同期して前記mビット加算回路にフィードバ
ックし加算を開始する機能を有することを特徴とするデ
ィジタルフィルタ。 - 【請求項4】1ビットのデータ入力に応答して、予め外
部から指定されたタップ総数値に対応するパルス幅を前
記データ入力のパルス幅に付加した出力パルスを生成す
るディジタルフィルタであって、 前記ディジタルフィルタは、mビット加算回路の出力を
第1の入力とし、最下位ビットを“1”にし、且つその
最下位ビット以外のビットをすべて“0”にした第1の
固定値を第2の入力とし、すべてのビットを“0”にし
た第3の固定値を第3の入力とし、前記データ入力と、
前記第2の比較回路の出力とを制御信号とし、mビット
F/Fに出力するmビット選択回路(mは正の整数、以
下同じ)と、前記mビット選択回路の出力を入力とし、
クロック信号を制御信号とし、第1の比較回路、第2の
比較回路及び、mビット加算回路とに出力するmビット
F/Fと、前記mビットF/Fの出力を第1の入力と
し、すべてのビットを“0”にした第2の固定値を第2
の入力とし、データ出力端子及び前記mビット加算回路
とに出力する前記第1の比較回路と、前記mビットF/
Fの出力を第1の入力とし、前記タップ総数値を第2の
入力とし、前記mビット選択回路に出力する前記第2の
比較回路と、前記mビットF/Fの出力を第1の入力と
し、前記第1の比較回路の出力を第2の入力とし、前記
mビット選択回路に出力する前記mビット加算回路と、
を含み、 前記データ入力が、前記mビット選択回路に制御信号と
して入力されると、前記データ入力パルスの立ち上がり
で前記第1の固定値を選択出力し、 前記データ入力パルスの立ち上がり後の最初のクロック
信号で前記mビットF/Fが前記第1の固定値を保持す
ると共に、前記第1の固定値を前記mビット加算回路に
フィードバックし、 前記第1の固定値に前記第1の比較回路の出力が加算さ
れ前記mビット加算回路の出力となり、 又前記mビットF/Fの出力は、前記第2の比較回路に
も出力され、タップ総数値と比較され一致した場合は、
一致信号が前記mビット選択回路に制御信号として出力
され、 前記データ入力パルスが前記mビット選択回路に入力さ
れている間は、前記第1の固定値が選択出力された状態
を継続し、 次に前記データ入力パルスが立ち下がると、前記第2の
比較回路から一致信号が出力されていない限り、前記m
ビット選択回路が前記mビット加算回路の出力を選択出
力し、 その後のクロック信号で前記mビットF/Fが前記mビ
ット加算回路で加算された計時値を保持すると共に、前
記計時値を前記mビット加算回路にフィードバックし、 前記計時値の最下位ビットに前記第1の比較回路の出力
を加算させ、順次クロック信号に同期して前記mビット
加算回路にフィードバックし加算する動作を繰り返し行
い、 前記第2の比較回路にフィードバックされた前記mビッ
トF/Fの出力である計時値が前記タップ総数値に一致
すると、前記第2の比較回路からの一致信号により前記
mビット選択回路は前記第3の固定値を選択し、 前記mビットF/Fは前記第3の固定値を保持すること
により、それまでの計時値はリセットされ加算を停止
し、 前記第2の比較回路にフィードバックされた前記mビッ
トF/Fの出力である計時値が前記タップ総数値に一致
する前に前記mビット選択回路に制御信号としての次の
データ入力があつた場合は、 前記mビットF/Fの保持する直前の計時値は前記第1
の固定値にリセットされ新たに前記第1の固定値をクロ
ック信号に同期して前記mビット加算回路にフィードバ
ックし加算を開始する機能を有することを特徴とするデ
ィジタルフィルタ。 - 【請求項5】前記mを前記インパルス応答期間に相当す
るタップ総数値の2の対数を整数に切上げた値に設定し
たことを特徴とする請求項1乃至4のいずれかに記載の
ディジタルフィルタ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32739498A JP3251244B2 (ja) | 1998-11-18 | 1998-11-18 | ディジタルフィルタ |
US09/440,939 US6496845B1 (en) | 1998-11-18 | 1999-11-16 | Low pass filter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32739498A JP3251244B2 (ja) | 1998-11-18 | 1998-11-18 | ディジタルフィルタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000151359A JP2000151359A (ja) | 2000-05-30 |
JP3251244B2 true JP3251244B2 (ja) | 2002-01-28 |
Family
ID=18198670
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32739498A Expired - Fee Related JP3251244B2 (ja) | 1998-11-18 | 1998-11-18 | ディジタルフィルタ |
Country Status (2)
Country | Link |
---|---|
US (1) | US6496845B1 (ja) |
JP (1) | JP3251244B2 (ja) |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62243419A (ja) | 1986-04-16 | 1987-10-23 | Matsushita Seiko Co Ltd | 優先タイマ−回路 |
JPS63248218A (ja) | 1987-04-03 | 1988-10-14 | Oki Electric Ind Co Ltd | 適応制御フイルタ |
JPH02196505A (ja) | 1989-01-26 | 1990-08-03 | Fujitsu Ltd | タップ位置可変型firフィルタのタップ位置区分方法 |
JPH02284513A (ja) | 1989-04-25 | 1990-11-21 | Canon Inc | ディジタルローパスフィルタ |
JPH0329531A (ja) | 1989-06-27 | 1991-02-07 | Mitsubishi Electric Corp | ミユーテイング回路 |
JPH0490614A (ja) | 1990-08-03 | 1992-03-24 | Nippon Telegr & Teleph Corp <Ntt> | 等化器 |
JPH04330818A (ja) | 1991-05-02 | 1992-11-18 | Nec Corp | タップ間隔混合型自動等化器 |
JP2606540B2 (ja) | 1992-12-24 | 1997-05-07 | 日本電気株式会社 | 波形等化器 |
JPH08139575A (ja) | 1994-11-14 | 1996-05-31 | Oki Electric Ind Co Ltd | パルス出力回路 |
JP3388527B2 (ja) | 1995-03-06 | 2003-03-24 | 日本電信電話株式会社 | 分数n分周器およびこれを用いた分数n周波数シンセサイザ |
JP3455621B2 (ja) * | 1995-07-04 | 2003-10-14 | シャープ株式会社 | 通信装置 |
JPH09200009A (ja) | 1996-01-19 | 1997-07-31 | Fujitsu Ltd | パルス信号生成回路 |
JPH09238056A (ja) | 1996-02-28 | 1997-09-09 | Ando Electric Co Ltd | パルス幅制御回路 |
JPH10135795A (ja) | 1996-10-30 | 1998-05-22 | Akira Yokomizo | デジタル波形整形回路 |
JP3769909B2 (ja) | 1996-11-29 | 2006-04-26 | 松下電工株式会社 | パルス信号出力回路 |
US6167415A (en) * | 1998-02-10 | 2000-12-26 | Lucent Technologies, Inc. | Recursive digital filter with reset |
-
1998
- 1998-11-18 JP JP32739498A patent/JP3251244B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-16 US US09/440,939 patent/US6496845B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6496845B1 (en) | 2002-12-17 |
JP2000151359A (ja) | 2000-05-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0007729A1 (en) | Low pass digital averaging filter and method of recovering a low frequency component of a composite analog waveform | |
US7051059B2 (en) | Oversampling FIR filter, method for controlling the same, semiconductor integrated circuit having the same, and communication system for transmitting data filtered by the same | |
US6778106B2 (en) | Digital sample sequence conversion device | |
JP3251244B2 (ja) | ディジタルフィルタ | |
JPH082032B2 (ja) | スペクトラム拡散通信用相関器 | |
GB2236924A (en) | Pulse width modulation circuit | |
JPH0923143A (ja) | ディジタル信号の遅延方法及び回路 | |
JPH11317676A (ja) | 有限フィ―ルドでの任意要素の逆数具現回路 | |
JP2880580B2 (ja) | 非巡回型デジタルフィルター回路 | |
JPH0767065B2 (ja) | 信号処理集積回路 | |
JPH06232699A (ja) | パルス発生装置 | |
JP3316426B2 (ja) | シリアル式データ通信回路 | |
JP3258938B2 (ja) | デシメーションフィルタ | |
US6680683B2 (en) | Waveform shaping circuit | |
JPH06188685A (ja) | Firフィルタ | |
SU1270887A1 (ru) | Формирователь разностной частоты импульсных последовательностей | |
JPH02111130A (ja) | 受信回路 | |
JPH0621790A (ja) | パルス幅変調回路 | |
JP2904792B2 (ja) | 1次元ディジタルフィルタ | |
KR100267251B1 (ko) | 유한임펄스응답필터소형화장치및방법 | |
JPH0127629B2 (ja) | ||
JP2001044801A (ja) | マッチドフィルタ | |
JPH11214970A (ja) | Pwm信号生成回路 | |
JPH06112769A (ja) | ディジタルフィルタ | |
JPH1127152A (ja) | A/d変換回路及び半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |