JP3251244B2 - ディジタルフィルタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタルフィルタ
に関し、特に、データ入力が１ビット、フィルタのタッ
プ係数が１ビット、フィルタ出力が１ビットの赤外線用
ディジタルフィルタに関する。

【０００２】

【従来の技術】従来のディジタルフィルタの構成が特開
平２−２８４５１３号公報に記載されている。同公報に
記載されているディジタルフィルタは、図８に示されて
いるように、ＦＩＲ（Ｆｉｎｉｔｅ−ｄｕｒａｔｉｏｎ
Ｉｍｐｕｌｓｅ−Ｒｅｓｐｏｎｓｅ）型フィルタ１０
１と、ＩＩＲ（Ｉｎｆｉｎｉｔｅ−ｄｕｒａｔｉｏｎＩ
ｍｐｕｌｓｅ−Ｒｅｓｐｏｎｓｅ）型フィルタ１０２と
から構成されている。

【０００３】ＦＩＲ型フィルタ１０１においては、タッ
プ遅延回路Ｔ0 〜Ｔ2N+M+1の各出力のうち、タップ遅延
回路Ｔ0 〜ＴN の各出力を加算器１０３で、タップ遅延
回路ＴN+M+1 〜Ｔ2N+M+1の各出力を加算器１０４で、夫
々加算する。そして、加算器１０４の加算出力を反転器
１０５で反転し、加算器１０６において加算器１０３の
加算出力と加算する。この加算器１０６の加算出力をＩ
ＩＲ型フィルタ１０２に入力して最終的な出力を得る。
なお、同図中のＤは遅延要素である。

【０００４】ところで、以上説明したディジタルフィル
タは多ビット入力対応であるため、１ビット入力に対応
するためには図８中のタップ遅延回路Ｔ0 〜ＴN 及び加
算器１０３の部分に相当する回路構成が必要であり、こ
れを書替えると図９に示されているような構成となる。
すなわち、同図に示されているディジタルフィルタは、
赤外線信号に代表される特定周波数で変調された信号を
復調する際に用いるディジタルフィルタであり、フィル
タとしての入力Ｘ（ｚ）及び出力Ｈ（ｚ）は１ビット、
乗算係数は“１”である。そして、サンプリング周波数
ｆにてサンプルされたデータ系列の入力Ｘ（ｚ）を入力
するためのデータ入力端子１と、インパルス応答のタッ
プ遅延情報を生成するためにデータ入力端子１に直列接
続したタップ遅延回路Ｔ１からＴ６と、タップ遅延回路
Ｔ１からＴ６のタップ遅延情報を重畳する論理和回路Ｇ
１と、重畳結果である出力Ｈ（ｚ）を出力するデータ出
力端子２とを含んで構成されており、フィルタ特性は直
列接続されるタップ遅延回路Ｔ１からＴ６の段数によっ
て決定する。

【０００５】図９に示されている回路構成の動作を、図
１０のタイミングチャートを用いて説明する。図１０に
おいては説明を簡単にするために、タップ遅延回路の段
数を３段に設定している。また、パルス応答１からパル
ス応答３の信号は説明のために便宜上作成したもので、
入力Ｘ（ｚ）の各パルスに対するフィルタとしてのイン
パルス応答を示している。

【０００６】図１０において、サンプリングクロックに
同期して入力Ｘ（ｚ）としてパルスＰ１が入力された
時、パルスＰ１が入力されている期間とパルスＰ１に対
するタップ演算期間Ｔに相当するパルス応答１とが得ら
れる。パルスＰ１の前後にはパルスが存在しないため、
パルスＰ１に対するパルス応答１が孤立波としてそのま
ま復調出力Ｈ（ｚ）として送出される。

【０００７】次に、Ｘ（ｚ）として入力されたパルスＰ
２に対しても同様にパルス応答１が得られる。この場
合、パルス２に対する応答最中に次のパルスＰ３が入力
されている。パルスＰ３に対するパルス応答はパルス応
答２のタイミングで実行される。また、パルス３に対す
る応答最中に次のパルスＰ４が入力されており、同様に
パルス応答３のタイミングでパルス応答が実行される。

【０００８】ここで、パルスＰ２からパルスＰ４に対す
る復調出力Ｈ（ｚ）は、それぞれのパルス応答の論理和
を取って出力される。このとき、復調出力Ｈ（ｚ）は、
入力されたパルスＰ２からパルスＰ３までの間の“０”
を平滑化した信号となる。

【０００９】

【発明が解決しようとする課題】上述した従来のディジ
タルフィルタでは、以下のような欠点がある。まず、図
８に示されている回路構成ではタップ遅延回路の段数が
大きくなればなるほど、回路規模が大きくなるという欠
点がある。回路規模が大きいと、携帯機器に搭載するこ
とができなくなるという欠点もある。

【００１０】次に、図９に示されている回路構成ではタ
ップ総数（値）に相当するタップ遅延回路が必要とな
る。このタップ遅延回路としては通常Ｆ／Ｆが使用さ
れ、タップ総数（値）分のＦ／Ｆが直列接続されること
になる。この場合、フィルタへの入力Ｘ（ｚ）が入力さ
れなくてもタップ数分のＦ／Ｆはクロック入力による電
力が消費されるので、このディジタルフィルタをＬＳＩ
化した場合に消費電力が大きくなってしまうという欠点
がある。

【００１１】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は回路規模低
減、消費電力の低減、タップ数切替えに対する応答性の
向上を実現することのできる赤外線用ディジタルフィル
タを提供することである。

【００１２】

【課題を解決するための手段】本発明によるディジタル
フィルタは、１ビットのデータ入力に応答して、予め外
部から指定されたタップ総数値に対応するパルス幅を前
記データ入力のパルス幅に付加した出力パルスを生成す
るディジタルフィルタであって、前記ディジタルフィル
タは、第１のｍ（ｍは正の整数、以下同じ）ビット選択
回路の出力を第1の入力とし、最下位ビットを“１”に
し、且つその最下位ビット以外のビットをすべて“０”
にした第１の固定値を第２の入力とし、前記データ入力
を制御信号とし、ｍビットＦ／Ｆに出力する第２のｍビ
ット選択回路と、前記第２のｍビット選択回路の出力を
入力とし、クロック信号を制御信号とし、第1の比較回
路、第２の比較回路及び、ｍビット加算回路とに出力す
るｍビットＦ／Ｆと、前記ｍビットＦ／Ｆの出力を第１
の入力とし、すべてのビットを“０”にした第２の固定
値を第２の入力とし、データ出力端子及び前記ｍビット
加算回路とに出力する前記第１の比較回路と、前記ｍビ
ットＦ／Ｆの出力を入力とし、前記タップ総数値を第２
の入力とし、前記第１のｍビット選択回路に出力する前
記第２の比較回路と、前記ｍビットＦ／Ｆの出力を第１
の入力とし、前記第１の比較回路の出力を第２の入力と
し、前記第１のｍビット選択回路に出力する前記ｍビッ
ト加算回路と、前記ｍビット加算回路の出力を第１の入
力とし、すべてのビットを“０”にした第３の固定値を
第２の入力とし、前記第２の比較回路の出力を制御信号
とし、前記第２のｍビット選択回路に出力する前記第１
のｍビット選択回路と、を含み、前記データ入力が、前
記第２のｍビット選択回路に制御信号として入力される
と、前記データ入力パルスの立ち上がりで前記第１の固
定値を選択出力し、前記データ入力パルスの立ち上がり
後の最初のクロック信号で前記ｍビットＦ／Ｆが前記第
１の固定値を保持すると共に、前記第１の固定値を前記
ｍビット加算回路にフィードバックし、前記第１の固定
値に前記第１の比較回路の出力が加算され前記ｍビット
加算回路の出力となり、又前記ｍビットＦ／Ｆの出力
は、前記第２の比較回路にも出力され、タップ総数値と
比較され一致しない限り前記ｍビット加算回路の出力を
前記第１のｍビット選択回路が選択出力し、前記第２の
ｍビッ ト選択回路が前記選択出力を選択しない状態を継
続し、次に前記データ入力パルスが立ち下がると、前記
第２のｍビット選択回路が前記第１のｍビット選択回路
の出力を選択出力し、その後クロック信号で前記ｍビッ
トＦ／Ｆが前記ｍビット加算回路で加算された計数値を
保持すると共に、前記計数値を前記ｍビット加算回路に
フィードバックし、前記計数値の最下位ビットに前記第
１の比較回路の出力が加算され、順次クロック信号に同
期して前記ｍビット加算回路にフィードバックし加算す
る動作を繰り返し行い、前記第２の比較回路にフィード
バックされた前記ｍビットＦ／Ｆの出力である計数値が
前記タップ総数値に一致すると、前記第２の比較回路か
らの出力信号により前記第１のｍビット選択回路は前記
第３の固定値を選択し、前記ｍビットＦ／Ｆは前記第３
の固定値を保持することにより、それまでの計数値はリ
セットされ加算を停止し、前記第２の比較回路にフィー
ドバックされた前記ｍビットＦ／Ｆの出力である計数値
が前記タップ総数値に一致する前に前記第２のｍビット
選択回路に制御信号としての次のデータ入力があった場
合は、前記ｍビットＦ／Ｆの保持する直前の計数値は前
記第１の固定値にリセットされ新たに前記第１の固定値
をクロック信号に同期して前記ｍビット加算回路にフィ
ードバックし加算を開始する機能を有することを特徴と
する。又本発明による他のディジタルフィルタは、１ビ
ットのデータ入力に応答して、予め外部から指定された
タップ総数値に対応するパルス幅を前記データ入力のパ
ルス幅に付加した出力パルスを生成するディジタルフィ
ルタであって、前記ディジタルフィルタは、第１のｍ
（ｍは正の整数、以下同じ）ビット選択回路の出力を第
１の入力とし、最下位ビットを“１”にし、且つその最
下位ビット以外のビットをすべて“０”にした第１の固
定値を第２の入力とし、前記データ入力を制御信号と
し、ｍビットＦ／Ｆに出力する第２のｍビット選択回路
と、前記第２のｍビット選択回路の出力を入力とし、ク
ロック信号を制御信号とし、第１の比較回路、第２の比
較回路及び、ｍビット加算回路とに出力するｍビットＦ
／Ｆと、前記ｍビットＦ／Ｆの出力を第１の入力とし、
すべてのビットを“０”にした第２の固定値を第２の入
力とし、データ出力端子及び前記ｍビット加算回路とに
出力する前記第１の比較回路と、前記ｍビットＦ／Ｆの
出力を入力とし、前記タップ総数値を第２の入力とし、
前記第１のｍビット選択回路に出力する 前記第２の比較
回路と、前記ｍビットＦ／Ｆの出力を第１の入力とし、
前記第１の比較回路の出力を第２の入力とし、前記第１
のｍビット選択回路に出力する前記ｍビット加算回路
と、前記ｍビット加算回路の出力を第１の入力とし、す
べてのビットを“０”にした第３の固定値を第２の入力
とし、前記第２の比較回路の出力を制御信号とし、前記
第２のｍビット選択回路に出力する前記第１のｍビット
選択回路と、を含み、前記データ入力が、前記第２のｍ
ビット選択回路に制御信号として入力されると、前記デ
ータ入力パルスの立ち上がりで前記第１の固定値を選択
出力し、前記データ入力パルスの立ち上がり後の最初の
クロック信号で前記ｍビットＦ／Ｆが前記第１の固定値
を保持すると共に、前記第１の固定値を前記ｍビット加
算回路にフィードバックし、前記第１の固定値に前記第
１の比較回路の出力が加算され前記ｍビット加算回路の
出力となり、又前記ｍビットＦ／Ｆの出力は、前記第２
の比較回路にも出力され、タップ総数値と比較され一致
しない限り前記ｍビット加算回路の出力を前記第１のｍ
ビット選択回路が選択出力し、前記第２のｍビット選択
回路が前記選択出力を選択しない状態を継続し、次に前
記データ入力パルスが立ち下がると、前記第２のｍビッ
ト選択回路が前記第１のｍビット選択回路の出力を選択
出力し、その後クロック信号で前記ｍビットＦ／Ｆが前
記ｍビット加算回路で加算された計時値を保持すると共
に、前記計時値を前記ｍビット加算回路にフィードバッ
クし、前記計時値の最下位ビットに前記第１の比較回路
の出力が加算され、順次クロック信号に同期して前記ｍ
ビット加算回路にフィードバックし加算する動作を繰り
返し行い、前記第２の比較回路にフィードバックされた
前記ｍビットＦ／Ｆの出力である計時値が前記タップ総
数値に一致すると、前記第２の比較回路からの出力信号
により前記第１のｍビット選択回路は前記第３の固定値
を選択し、前記ｍビットＦ／Ｆは前記第３の固定値を保
持することにより、それまでの計時値はリセットされ加
算を停止し、前記第２の比較回路にフィードバックされ
た前記ｍビットＦ／Ｆの出力である計時値が前記タップ
総数値に一致する前に前記第２のｍビット選択回路に制
御信号としての次のデータ入力があった場合は、前記ｍ
ビットＦ／Ｆの保持する直前の計時値は前記第１の固定
値にリセットされ新たに前記第１の固定値をクロック信
号に同期して前記ｍビット 加算回路にフィードバックし
加算を開始する機能を有することを特徴とする。

【００１３】更に本発明による他のディジタルフィルタ
は、１ビットのデータ入力に応答して、予め外部から指
定されたタップ総数値に対応するパルス幅を前記データ
入力のパルス幅に付加した出力パルスを生成するディジ
タルフィルタであって、前記ディジタルフィルタは、ｍ
ビット加算回路の出力を第１の入力とし、最下位ビット
を“１”にし、且つその最下位ビット以外のビットをす
べて“０”にした第１の固定値を第２の入力とし、すべ
てのビットを“０”にした第３の固定値を第３の入力と
し、前記データ入力と、前記第２の比較回路の出力とを
制御信号とし、ｍビットＦ／Ｆに出力するｍビット選択
回路（ｍは正の整数、以下同じ）と、前記ｍビット選択
回路の出力を入力とし、クロック信号を制御信号とし、
第１の比較回路、第２の比較回路及び、ｍビット加算回
路とに出力するｍビットＦ／Ｆと、前記ｍビットＦ／Ｆ
の出力を第１の入力とし、すべてのビットを“０”にし
た第２の固定値を第２の入力とし、データ出力端子及び
前記ｍビット加算回路とに出力する前記第１の比較回路
と、前記ｍビットＦ／Ｆの出力を第１の入力とし、前記
タップ総数値を第２の入力とし、前記ｍビット選択回路
に出力する前記第２の比較回路と、前記ｍビットＦ／Ｆ
の出力を第１の入力とし、前記第１の比較回路の出力を
第２の入力とし、前記ｍビット選択回路に出力する前記
ｍビット加算回路と、を含み、前記データ入力が、前記
ｍビット選択回路に制御信号として入力されると、前記
データ入力パルスの立ち上がりで前記第１の固定値を選
択出力し、前記データ入力パルスの立ち上がり後の最初
のクロック信号で前記ｍビットＦ／Ｆが前記第１の固定
値を保持すると共に、前記第１の固定値を前記ｍビット
加算回路にフィードバックし、前記第１の固定値に前記
第１の比較回路の出力が加算され前記ｍビット加算回路
の出力となり、又前記ｍビットＦ／Ｆの出力は、前記第
２の比較回路にも出力され、タップ総数値と比較され一
致した場合は、一致信号が前記ｍビット選択回路に制御
信号として出力され、前記データ入力パルスが前記ｍビ
ット選択回路に入力されている間は、前記第１の固定値
が選択出力された状態を継続し、次に前記データ入力パ
ルスが立ち下がると、前記第２の比較回路から一致信号
が出力されていない限り、前記ｍビット選択回路が前記
ｍビット加算回路の出力を選択出力し、その後のクロッ
ク信号で前記ｍビットＦ／Ｆが前記ｍビット加算回路で
加算された計数値を保持すると共に、前記計数値を前記
ｍビット加算回路にフィードバックし、前記計数値の最
下位ビットに前記第１の比較回路の出力を加算させ、順
次クロック信号に同期して前記ｍビット加算回路にフィ
ードバックし加算する動作を繰り返し行い、前記第２の
比較回路にフィードバックされた前記ｍビットＦ／Ｆの
出力である計数値が前記タップ総数値に一致すると、前
記第２の比較回路からの一致信号により前記ｍビット選
択回路は前記第３の固定値を選択し、前記ｍビットＦ／
Ｆは前記第３の固定値を保持することにより、それまで
の計数値はリセットされ加算を停止し、前記第２の比較
回路にフィードバックされた前記ｍビットＦ／Ｆの出力
である計数値が前記タップ総数値に一致する前に前記ｍ
ビット選択回路に制御信号としての次のデータ入力があ
つた場合は、前記ｍビットＦ／Ｆの保持する直前の計数
値は前記第１の固定値にリセットされ新たに前記第１の
固定値をクロック信号に同期して前記ｍビット加算回路
にフィードバックし加算を開始する機能を有することを
特徴とする。又更に本発明による他のディジタルフィル
タは、１ビットのデータ入力に応答して、予め外部から
指定されたタップ総数値に対応するパルス幅を前記デー
タ入力のパルス幅に付加した出力パルスを生成するディ
ジタルフィルタであって、前記ディジタルフィルタは、
ｍビット加算回路の出力を第１の入力とし、最下位ビッ
トを“１”にし、且つその最下位ビット以外のビットを
すべて“０”にした第１の固定値を第２の入力とし、す
べてのビットを“０”にした第３の固定値を第３の入力
とし、前記データ入力と、前記第２の比較回路の出力と
を制御信号とし、ｍビットＦ／Ｆに出力するｍビット選
択回路（ｍは正の整数、以下同じ）と、前記ｍビット選
択回路の出力を入力とし、クロック信号を制御信号と
し、第１の比較回路、第２の比較回路及び、ｍビット加
算回路とに出力するｍビットＦ／Ｆと、前記ｍビットＦ
／Ｆの出力を第１の入力とし、すべてのビットを“０”
にした第２の固定値を第２の入力とし、データ出力端子
及び前記ｍビット加算回路とに出力する前記第１の比較
回路と、前記ｍビットＦ／Ｆの出力を第１の入力とし、
前記タップ総数値を第２の入力とし、前記ｍビット選択
回路に出力する前記第２の比較回路と、前記ｍビットＦ
／Ｆの出力を第１の入力とし、前記第１の比較回路の出
力を第２の入力とし、前記ｍビット選択回路に出力する
前記ｍビット加算回路と、を含み、前記データ入力が、
前記ｍビット選択回路に制御信号として入力されると、
前記データ入力パルスの立ち上がりで前記第１の固定値
を選択出力し、前記データ入力パルスの立ち上がり後の
最初のクロック信号で前記ｍビットＦ／Ｆが前記第１の
固定値を保持すると共に、前記第１の固定値を前記ｍビ
ット加算回路にフィードバックし、前記第１の固定値に
前記第１の比較回路の出力が加算され前記ｍビット加算
回路の出力となり、又前記ｍビットＦ／Ｆの出力は、前
記第２の比較回路にも出力され、タップ総数値と比較さ
れ一致した場合は、一致信号が前記ｍビット選択回路に
制御信号として出力され、前記データ入力パルスが前記
ｍビット選択回路に入力されている間は、前記第１の固
定値が選択出力された状態を継続し、次に前記データ入
力パルスが立ち下がると、前記第２の比較回路から一致
信号が出力されていない限り、前記ｍビット選択回路が
前記ｍビット加算回路の出力を選択出力し、その後のク
ロック信号で前記ｍビットＦ／Ｆが前記ｍビット加算回
路で加算された計時値を保持すると共に、前記計時値を
前記ｍビット加算回路にフィードバックし、前記計時値
の最下位ビットに前記第１の比較回路の出力を加算さ
せ、順次クロック信号に同期して前記ｍビット加算回路
にフィードバックし加算する動作を繰り返し行い、前記
第２の比較回路にフィードバックされた前記ｍビットＦ
／Ｆの出力である計時値が前記タップ総数値に一致する
と、前記第２の比較回路からの一致信号により前記ｍビ
ット選択回路は前記第３の固定値を選択し、前記ｍビッ
トＦ／Ｆは前記第３の固定値を保持することにより、そ
れまでの計時値はリセットされ加算を停止し、前記第２
の比較回路にフィードバックされた前記ｍビットＦ／Ｆ
の出力である計時値が前記タップ総数値に一致する前に
前記ｍビット選択回路に制御信号としての次のデータ入
力があつた場合は、前記ｍビットＦ／Ｆの保持する直前
の計時値は前記第１の固定値にリセットされ新たに前記
第１の固定値をクロック信号に同期して前記ｍビット加
算回路にフィードバックし加算を開始する機能を有する
ことを特徴とする。

【００１４】

【００１５】要するに本発明によるディジタルフィルタ
では、データ入力端子からの最新のデータ入力により発
生したインパルス応答のタップ位置を計数するタップ位
置計数手段を有している。この計数結果とフィルタのタ
ップ総数（値）とを比較することで最新のデータ入力に
対するインパルス応答が完了したか否かを判断すること
ができる。ディジタルフィルタの出力としては、インパ
ルス応答期間であれば“Ｈレベル”、インパルス応答期
間でなければ“Ｌレベル”が必要で、本発明による比較
回路の出力からはディジタルフィルタと等価な値が得ら
れる。また、本発明によるタップ位置計数部は、タップ
総数（値）を設定する入力信号と同じ数のＦ／Ｆで構成
しているため、待機時及び動作時の消費電力を最小にす
ることができる。

【００１６】

【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。

【００１７】図１は本発明によるディジタルフィルタの
実施の一形態を示すブロック図である。同図において、
本ディジタルフィルタは、データ入力端子１と、固定値
入力端子３と、データ入力端子１からの最新のデータ入
力により発生したインパルス応答のタップ位置を計数す
る（インパルス応答期間に相当する時間計時を行う）タ
ップ位置計数部４と、この計数結果をフィルタ出力とし
て取出すためのデータ出力端子２とを含んで構成されて
いる。

【００１８】データ入力端子１からの最新のデータ入力
はタップ位置計数部４に入力される。固定値入力端子３
からはディジタルフィルタとしてのタップ総数を与えて
おく。タップ位置計数部４ではデータ入力端子１から入
力されたデータに対するタップ位置を計算して出力す
る。計算されたタップ位置と固定値入力端子３から入力
された値とが一致するまで計数動作が継続される。復調
出力Ｈ（ｚ）は、インパルス応答期間であれば“Ｈレベ
ル”、インパルス応答期間でなければ“Ｌレベル”とな
り、比較回路ＣＭＰの出力からはディジタルフィルタで
の処理結果と等価な値が得られる。

【００１９】図２は本発明によるディジタルフィルタの
実施の他の形態を示すブロック図である。同図におい
て、本ディジタルフィルタは、データ入力端子１と、固
定値入力端子３と、データ入力端子１からの最新のデー
タ入力により発生したインパルス応答のタップ位置を計
数するタップ位置計数部４と、タップ位置計数部４によ
る計数結果と固定値入力端子３からの入力とを比較する
比較回路ＣＭＰと、この比較回路ＣＭＰによる比較結果
をフィルタ出力として取出すためのデータ出力端子２と
を含んで構成されている。

【００２０】データ入力端子１からの最新のデータ入力
はタップ位置計数部４に入力される。固定値入力端子３
からはディジタルフィルタとしてのタップ総数を与えて
おく。タップ位置計数部４ではデータ入力端子１から入
力されたデータに対するタップ位置を計算して出力す
る。計算されたタップ位置と固定値入力端子３から入力
された値とを比較することで最新のデータ入力に対する
インパルス応答が完了したか否かを判断することができ
る。復調出力Ｈ（ｚ）は、インパルス応答期間であれば
“Ｈレベル”、インパルス応答期間でなければ“Ｌレベ
ル”となり、比較回路ＣＭＰの出力からはディジタルフ
ィルタでの処理結果と等価な値が得られる。

【００２１】

【実施例】図３は本発明の第１の実施例によるディジタ
ルフィルタの構成を示す回路図である。同図において本
実施例によるディジタルフィルタは、データ入力端子１
と、タップ総数（値）入力端子３と、第１のｍビット選
択回路Ｓ１の出力と第１の固定値とを入力としてデータ
入力端子１入力される自フィルタへの入力データによっ
て制御される第２のｍビット選択回路Ｓ２と、第２のｍ
ビット選択回路Ｓ２の出力をデータ入力としクロックＣ
ＬＫに同期して動作するｍビットフリップフロップＲ１
とを含んで構成されている。

【００２２】また、本実施例によるディジタルフィルタ
は、ｍビットフリップフロップＲ１のデータ出力と第２
の固定値とを比較する第１の比較回路ＣＭＰ１と、ｍビ
ットフリップフロップＲ１のデータ出力の最下位ビット
に第１の比較回路ＣＭＰ１の出力を加算するｍビット加
算回路Ａ１と、ｍビットフリップフロップＲ１のデータ
出力とタップ総数（値）入力端子３からの入力とを比較
する第２の比較回路ＣＭＰ２と、ｍビット加算器Ａ１の
出力と第３の固定値とを入力として第２の比較回路ＣＭ
Ｐ２の出力により制御される第１のｍビット選択回路Ｓ
１と、第１の比較回路ＣＭＰ１の出力に接続されたデー
タ出力端子２とを含んで構成されている。なお、第１の
固定値の最下位ビットは“１”に、第１の固定値の最下
位ビット以外のビットは全て“０”に、第２及び第３の
固定値は全て“０”に、各定数ｍはタップ総数（値）の
２の対数を整数に切上げた値に設定されているものとす
る。図中の（ｘ）は１０進数であることを示すものとす
る。

【００２３】ここで、入力端子３に入力するタップ総数
（値）は、予め外部から指定するものとする。もっと
も、このタップ数は固定値ではなく、外部から指定する
ことによって値を変更することができる。後述するよう
に、値を順次変更しても良い。このタップ総数値は、入
力データのインパルス応答期間に対応する値である。ま
た、このタップ総数値は、タップを導出するために複数
段縦列接続された遅延素子群を有するディジタルフィル
タの遅延素子群の接続段数に応じて定められているので
ある。

【００２４】図３において、データ入力端子１からの入
力が“Ｈ”レベルの状態では第２のｍビット選択回路Ｓ
２の最下位ビットからは“１”、それ以外のビットから
は全て“０”が出力される。この値はｍビットフリップ
フロップＲ１を介して第１の比較回路ＣＭＰ１に入力さ
れる。第１の比較回路ＣＭＰ１では、比較する数と比較
される数が等しい時に“Ｌ”を出力する。第１の比較回
路ＣＭＰ１のもう片方の入力は全て“０”であり、最下
位ビットが“１”ではないため“Ｈ”が出力される。

【００２５】この比較結果は出力端子２から出力される
と同時に加算回路Ａ１の最下位ビットに加えられるた
め、加算回路Ａ１は現在のｍビットフリップフロップＲ
１の値を“＋１”する。加算回路Ａ１では、最新のデー
タ入力に対する現在のタップ位置を計数していることに
なる。第２の比較回路ＣＭＰ２では、現在のｍビットフ
リップフロップＲ１の値とタップ総数（値）入力端子３
による設定値とを比較し、タップ総数（値）に等しくな
った時に第１のｍビット選択回路Ｓ１の出力を全て
“０”とし、タップ総数（値）に満たない場合は加算回
路Ａ１の出力を選択する制御を行う。第１のｍビット選
択回路Ｓ１の出力に全て“０”が出力された時は、現在
のタップ位置がタップ総数（値）を超えたことを意味す
るため、これによりインパルス応答を終了させるため
に、第２のｍビット選択回路とｍビットフリップフロッ
プＲ１を経由して第１の比較回路ＣＭＰ１の入力を全て
“０”に設定する。これにより、第１の比較回路ＣＭＰ
１は“Ｌ”を出力し、出力端子２を“Ｌ”にすると共
に、加算回路Ａ１における“＋１”の加算を停止する。
これにより、ｍビットフリップフロップＲ１の値は全て
“０”で保持されることになる。

【００２６】ここで、フィルタ伝達関数を式（１）とし
た時、出力、タップ係数の夫々が１ビットの場合は、Ｋ
（ｉ）＝１しかとりえない。このため、式（１）は式
（２）のように変形することができる。

【００２７】 Ｈ（ｚ）＝Σ（Ｘ（ｉ）＊Ｋ（ｉ）） … （１） Ｈ（ｚ）＝Σ（Ｘ（ｉ）） … （２） なお、式（１）及び式（２）において、ｉ＝０，１，
…，ｎである。入力Ｘ（ｉ）は全て同じ値であり、１ビ
ットであることから、入力Ｘ（０）に“１”が入力され
た時に“１”をｎ回出力することと等価であることにな
る。即ち、入力Ｘ（０）に“１”が入力された時にタッ
プ総数分に相当するｎ個の“１”を出力する回路を用い
れば、ディジタルフィルタを実現することができるので
ある。

【００２８】図３において、選択回路Ｓ２、フリップフ
ロップＲ１、加算器Ａ１及び選択回路Ｓ１でカウンタを
構成し、入力Ｘ（ｚ）が“１”として入力された時、タ
ップ総数に到達するまでの期間（即ちインパルス応答の
期間）計数を実行し、比較回路ＣＭＰ２によってカウン
ト値がタップ総数に到達した時点で計数を停止する。比
較回路ＣＭＰ１において、入力Ｘ（ｚ）に“１”が入力
されている期間と、カウントを実行している期間とを抽
出し、本フィルタの出力としている。

【００２９】図４は、図３の回路構成におけるタップ総
数（値）入力端子３を４ビットとし、その値を“６”に
設定した時のシミュレーション結果の一例を示すタイミ
ングチャートである。なお、図４においては、図３中の
各信号等と同等の信号等は同一符号により示されてい
る。

【００３０】図４において、“ＣＬＫ”は入力クロッ
ク、“Ｘ（ｚ）”はデータ入力端子１からの入力Ｘ
（ｚ）、“Ｈ（ｚ）”はデータ出力端子２からの出力Ｈ
（ｚ）、“Ｒ１”はｍビットフリップフロップＲ１の状
態値、“ＴＡＰ”はタップ総数（値）入力端子３に設定
されるタップ総数値、“Ｓ１”，“Ｓ２”は各選択回路
Ｓ１，Ｓ２の出力、“Ａ１”は加算器の出力を示してい
る。

【００３１】同図においては、入力Ｘ（ｚ）に存在する
パルスＰ１に対してフィルタ出力Ｈ（ｚ）にパルスＰ３
が現れる。この場合、選択回路Ｓ２の出力が“２”から
“６”になるまでの間がタップ演算期間である。そし
て、選択回路Ｓ２の出力がタップ総数である“６”にな
った時に比較回路ＣＭＰ２の比較結果が一致し（斜線部
分）、選択回路Ｓ１の出力は“００”となる。

【００３２】同様に、入力Ｘ（ｚ）に存在するパルスＰ
２に対してフィルタ出力Ｈ（ｚ）にパルスＰ４が現れ
る。この場合、選択回路Ｓ２の出力が“２”から“６”
になるまでの間がタップ演算期間Ｔである。そして、選
択回路Ｓ２の出力がタップ総数である“６”になった時
に比較回路ＣＭＰ２の比較結果が一致し、選択回路Ｓ１
の出力は“００”となる。

【００３３】図５は、シミュレーション結果の他の例を
示すタイミングチャートであり、図３中の各信号等と同
等の信号等は同一符号により示されている。

【００３４】同図においては、入力Ｘ（ｚ）に存在する
パルスＰ１に対してフィルタ出力Ｈ（ｚ）にパルスＰ３
が現れる。そして、選択回路Ｓ２の出力がタップ総数で
ある“６”になった時に比較回路ＣＭＰ２の比較結果が
一致し、選択回路Ｓ１の出力は“００”となる。

【００３５】また、入力Ｘ（ｚ）に存在するパルスＰ２
ａ，Ｐ２ｂ，Ｐ２ｃに対してフィルタ出力Ｈ（ｚ）にパ
ルスＰ４が現れる。この場合、パルスＰ２ａ，Ｐ２ｂ，
Ｐ２ｃが夫々入力される都度、選択回路Ｓ２の出力は
“１”になる。このとき、選択回路Ｓ２の出力が最初に
“２”になってから“６”になるまでの間がタップ演算
期間Ｔである。そして、選択回路Ｓ２の出力がタップ総
数である“６”になった時に比較回路ＣＭＰ２の比較結
果が一致し、選択回路Ｓ１の出力は“００”となる。

【００３６】以上のように、乗算器を用いる構成ではな
く、フィルタのタップを導出するために複数段縦列接続
された遅延素子群を有するディジタルフィルタの該遅延
素子群の接続段数に応じて計数を行うカウンタを有する
構成にしているので、回路規模をできるだけ小さく抑え
たディジタルフィルタを実現できるのである。

【００３７】図６は図３の回路構成におけるタップ総数
（値）入力端子３を４ビットとし、その値を順次変更し
て設定した時のシミュレーション結果のさらに他の例を
示すタイミングチャートである。なお、図４において
は、タップ総数（値）入力端子３に設定されるタップ総
数値を“Ｃ”（ｈ）から“６”（ｈ）、“８”（ｈ）、
“１”（ｈ）と順に変化させている（“（ｈ）”は１６
進数であることを示す）。

【００３８】このとき、そのタップ総数値の変化に追従
してｍビットフリップフロップＲ１の状態値Ｒ１におけ
る計数値が夫々、“６”（ｈ）、“８”（ｈ）、“１”
（ｈ）まで計数している結果が得られている。

【００３９】図７は本発明の第２の実施例によるディジ
タルフィルタの構成を示す回路図である。同図において
本実施例によるディジタルフィルタは、データ入力端子
１と、タップ総数（値）入力端子３と、ｍビット加算回
路Ａ１の出力と第１の固定値と第２の固定値とを入力と
してデータ入力端子１と第２の比較回路ＣＭＰ２の出力
とにより制御される第３のｍビット選択回路Ｓ３と、第
３のｍビット選択回路Ｓ３の出力をデータ入力とするｍ
ビットフリップフロップＲ１とを含んで構成されてい
る。なお、ｍビットフリップフロップＲ１には、クロッ
クＣＬＫが入力されている。

【００４０】また、本実施例によるディジタルフィルタ
は、ｍビットフリップフロップＲ１のデータ出力と第３
の固定値とを比較する第１の比較回路ＣＭＰ１と、ｍビ
ットフリップフロップＲ１のデータ出力の最下位ビット
に第１の比較回路ＣＭＰ１の出力を加算するｍビット加
算回路Ａ１と、ｍビットフリップフロップＲ１のデータ
出力とタップ総数（値）入力端子３とを比較する比較回
路ＣＭＰ２と、第１の比較回路ＣＭＰ１の出力に接続さ
れたデータ出力端子２とを含んで構成されている。な
お、第１の固定値の最下位ビットは“１”に、第１の固
定値の最下位ビットを除くビットは全て“０”に、第２
及び第３の固定値は全て“０”に、各定数ｍはタップ総
数（値）の２の対数を整数に切上げた値に設定されてい
るものとする。

【００４１】要するに、本実施例のディジタルフィルタ
は、上述した第１の実施例のディジタルフィルタにおけ
る第１及び第２のｍビット選択回路Ｓ１及びＳ２の代わ
りに、自フィルタへの入力データ及び前記第２の比較回
路の出力によって選択制御される第３のｍビット選択回
路を含んで構成されているのである。図３におけるｍビ
ット選択回路Ｓ１及びＳ２は、入力されている固定値の
１ビットのみが異なり、それ以外は同一の構成であるの
で、その同一の構成部分を共通にすることで図７におけ
るｍビット選択回路Ｓ３が得られるのである。したがっ
て、図７に示されているディジタルフィルタの基本的な
動作は、図３に示されているディジタルフィルタの動作
と同じであるが、図７の回路構成では図３の回路構成よ
りも小さな回路規模でディジタルフィルタを実現できる
のである。

【００４２】タップ係数が１ビット、タップ総数（値）
がｎの場合、タップ係数の発生はＸ（ｚ）が“０”の期
間のみで、Ｘ（ｚ）が“１”の期間のＨ（ｚ）はＸ
（ｚ）と等しい。このことから、Ｘ（ｚ）が“０”にな
ってから１回分のインパルス応答に相当するタップ係数
を発生させている。

【００４３】設定したいタップ総数と、過去の入力に対
するインパルス応答のタップ位置とを比較し、その結果
により応答する／しないを制御しているため、過去に入
力されたＸ（ｚ）に依存することなくフィルタ係数の切
替えがリアルタイムで追従可能となる。

【００４４】以上のように、従来のディジタルフィルタ
におけるＦ／Ｆの使用数はタップ遅延回路の総数に等し
かったが、本ディジタルフィルタでは、タップ総数
（値）を２進値で与えるため使用するＦ／Ｆの総数はＩ
ＮＴ（ｌｏｇ₂ （Ｔａｐ数））に減少する。なお、
“ＩＮＴ”は括弧内の値を整数に切上げることを示して
いる。

【００４５】上述したＦ／Ｆの使用総数の低減に伴い、
待機時の消費電力がタップ遅延回路の総数分のＦ／Ｆで
消費する電力に対し（ＩＮＴ（ｌｏｇ₂ （Ｔａｐ
数））／Ｔａｐ数に減少する。また、タップ総数の切替
えに要した時間が、従来のディジタルフィルタはタップ
遅延回路の総数分の待ち時間が必要であったのに対し、
本ディジタルフィルタではリアルタイムでの変更が可能
となり、切替えの待ち時間が不要になるのである。

【００４６】本ディジタルフィルタは乗算器を用いてい
ないので回路規模を小さくすることができ、特にノート
型パーソナルコンピュータや携帯情報端末や家電製品に
おける無線シリアル通信用のフィルタに最適である。ま
た、家庭内用のネットワークである、いわゆるホームバ
スに用いることもできる。

【００４７】

【発明の効果】以上説明したように本発明は、タップ総
数（値）を２進値で与えて使用するＦ／Ｆの総数を減少
させると共に、タップ総数の切替え時間をリアルタイム
で変更することにより、回路規模低減、消費電力の低
減、タップ数切替えに対する応答性の向上を実現するこ
とができるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施の一形態による赤外線用ディジタ
ルフィルタの構成を示す回路図である。

【図２】本発明の実施の他の形態による赤外線用ディジ
タルフィルタの構成を示す回路図である。

【図３】本発明による赤外線用ディジタルフィルタの第
１の実施例を示す回路図である。

【図４】図３の赤外線用ディジタルフィルタの動作例を
示すタイミングチャートである。

【図５】図３の赤外線用ディジタルフィルタの他の動作
例を示すタイミングチャートである。

【図６】図３の赤外線用ディジタルフィルタの更に他の
動作例を示すタイミングチャートである。

【図７】本発明による赤外線用ディジタルフィルタの第
２の実施例を示す回路図である。

【図８】特開平２−２８４５１３号公報に開示されてい
るディジタルフィルタの構成を示す回路図である。

【図９】図８のディジタルフィルタの一部分を抽出して
構成できるディジタルフィルタの構成を示す回路図であ
る。

【図１０】図９のディジタルフィルタの動作例を示すタ
イミングチャートである。

【符号の説明】

１ データ入力端子 ２ データ出力端子 ３ タップ総数（値）入力端子 ４ タップ位置計数部 Ａ１ 加算器 Ｓ１〜Ｓ３ 選択回路 ＣＭＰ１，ＣＭＰ２ 比較回路 Ｒ１ フリップフロップ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０４Ｂ 10/28 (56)参考文献 特開 昭62−243419（ＪＰ，Ａ) 特開 平８−139575（ＪＰ，Ａ) 特開 平９−238056（ＪＰ，Ａ) 特開 平10−135795（ＪＰ，Ａ) 特開 平９−200009（ＪＰ，Ａ) 特許2670263（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 5/04 - 5/07 H04B 10/00 - 10/28

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】１ビットのデータ入力に応答して、予め外
   部から指定されたタップ総数値に対応するパルス幅を前
   記データ入力のパルス幅に付加した出力パルスを生成す
   るディジタルフィルタであって、 前記ディジタルフィルタは、第１のｍ（ｍは正の整数、
   以下同じ）ビット選択回路の出力を第１の入力とし、最
   下位ビットを“１”にし、且つその最下位ビット以外の
   ビットをすべて“０”にした第１の固定値を第２の入力
   とし、前記データ入力を制御信号とし、ｍビットＦ／Ｆ
   に出力する第２のｍビット選択回路と、前記第２のｍビ
   ット選択回路の出力を入力とし、クロック信号を制御信
   号とし、第１の比較回路、第２の比較回路及び、ｍビッ
   ト加算回路とに出力するｍビットＦ／Ｆと、前記ｍビッ
   トＦ／Ｆの出力を第１の入力とし、すべてのビットを
   “０”にした第２の固定値を第２の入力とし、データ出
   力端子及び前記ｍビット加算回路とに出力する前記第１
   の比較回路と、前記ｍビットＦ／Ｆの出力を入力とし、
   前記タップ総数値を第２の入力とし、前記第１のｍビッ
   ト選択回路に出力する前記第２の比較回路と、前記ｍビ
   ットＦ／Ｆの出力を第１の入力とし、前記第１の比較回
   路の出力を第２の入力とし、前記第１のｍビット選択回
   路に出力する前記ｍビット加算回路と、前記ｍビット加
   算回路の出力を第1の入力とし、すべてのビットを
   “０”にした第３の固定値を第２の入力とし、前記第２
   の比較回路の出力を制御信号とし、前記第２のｍビット
   選択回路に出力する前記第１のｍビット選択回路と、を
   含み、 前記データ入力が、前記第２のｍビット選択回路に制御
   信号として入力されると、前記データ入力パルスの立ち
   上がりで前記第１の固定値を選択出力し、前記データ入
   力パルスの立ち上がり後の最初のクロック信号で前記ｍ
   ビットＦ／Ｆが前記第１の固定値を保持すると共に、前
   記第１の固定値を前記ｍビット加算回路にフィードバッ
   クし、前記第１の固定値に前記第１の比較回路の出力が
   加算され前記ｍビット加算回路の出力となり、又前記ｍ
   ビットＦ／Ｆの出力は、前記第２の比較回路にも出力さ
   れ、タップ総数値と比較され一致しない限り前記ｍビッ
   ト加算回路の出力を前記第１のｍビット選択回路が選択
   出力し、前記第２のｍビット選択回路が前記選択出力を
   選択しない状態を継続し、次に前記データ入力パルスが
   立ち下がると、前記第２のｍビット選択回路が前記第１
   のｍビット選択回路の出力を選択出力し、その後クロッ
   ク信号で前記ｍビットＦ／Ｆが前記ｍビット加算回路で
   加算された計数値を保持すると共に、前記計数値を前記
   ｍビット加算回路にフィードバックし、前記計数値の最
   下位ビットに前記第１の比較回路の出力が加算され、順
   次クロック信号に同期して前記ｍビット加算回路にフィ
   ードバックし加算する動作を繰り返し行い、前記第２の
   比較回路にフィードバックされた前記ｍビットＦ／Ｆの
   出力である計数値が前記タップ総数値に一致すると、前
   記第２の比較回路からの出力信号により前記第１のｍビ
   ット選択回路は前記第３の固定値を選択し、前記ｍビッ
   トＦ／Ｆは前記第３の固定値を保持することにより、そ
   れまでの計数値はリセットされ加算を停止し、前記第２
   の比較回路にフィードバックされた前記ｍビットＦ／Ｆ
   の出力である計数値が前記タップ総数値に一致する前に
   前記第２のｍビット選択回路に制御信号としての次のデ
   ータ入力があった場合は、前記ｍビットＦ／Ｆの保持す
   る直前の計数値は前記第１の固定値にリセットされ新た
   に前記第１の固定値をクロック信号に同期して前記ｍビ
   ット加算回路にフィードバックし加算を開始する機能を
   有することを特徴とするディジタルフィルタ。
2. 【請求項２】１ビットのデータ入力に応答して、予め外
   部から指定されたタップ総数値に対応するパルス幅を前
   記データ入力のパルス幅に付加した出力パルスを生成す
   るディジタルフィルタであって、 前記ディジタルフィルタは、第１のｍ（ｍは正の整数、
   以下同じ）ビット選択回路の出力を第１の入力とし、最
   下位ビットを“１”にし、且つその最下位ビット以外の
   ビットをすべて“０”にした第１の固定値を第２の入力
   とし、前記データ入力を制御信号とし、ｍビットＦ／Ｆ
   に出力する第２のｍビット選択回路と、前記第２のｍビ
   ット選択回路の出力を入力とし、クロック信号を制御信
   号とし、第１の比較回路、第２の比較回路及び、ｍビッ
   ト加算回路とに出力するｍビットＦ／Ｆと、前記ｍビッ
   トＦ／Ｆの出力を第１の入力とし、すべてのビットを
   “０”にした第２の固定値を第２の入力とし、データ出
   力端子及び前記ｍビット加算回路とに出力する前記第１
   の比較回路と、前記ｍビットＦ／Ｆの出力を入力とし、
   前記タップ総数値を第２の入力とし、前記第１のｍビッ
   ト選択回路に出力する前記第２の比較回路と、前記ｍビ
   ットＦ／Ｆの出力を第１の入力とし、前記第１の比較回
   路の出力を第２の入力とし、前記第１のｍビット選択回
   路に出力する前記ｍビット加算回路と、前記ｍビット加
   算回路の出力を第１の入力とし、すべてのビットを
   “０”にした第３の固定値を第２の入力とし、前記第２
   の比較回路の出力を制御信号とし、前記第２のｍビット
   選択回路に出力する前記第１のｍビット選択回路と、を
   含み、 前記データ入力が、前記第２のｍビット選択回路に制御
   信号として入力されると、前記データ入力パルスの立ち
   上がりで前記第１の固定値を選択出力し、前記データ入
   力パルスの立ち上がり後の最初のクロック信号で前記ｍ
   ビットＦ／Ｆが前記第１の固定値を保持すると共に、前
   記第１の固定値を前記ｍビット加算回路にフィードバッ
   クし、前記第１の固定値に前記第１の比較回路の出力が
   加算され前記ｍビット加算回路の出力となり、又前記ｍ
   ビットＦ／Ｆの出力は、前記第２の比較回路にも出力さ
   れ、タップ総数値と比較され一致しない限り前記ｍビッ
   ト加算回路の出力を前記第１のｍビット選択回路が選択
   出力し、前記第２のｍビット選択回路が前記選択出力を
   選択しない状態を継続し、次に前記データ入力パルスが
   立ち下がると、前記第２のｍビット選択回路が前記第１
   のｍビット選択回路の出力を選択出力し、その後クロッ
   ク信号で前記ｍビットＦ／Ｆが前記ｍビット加算回路で
   加算された計時値を保持すると共に、前記計時値を前記
   ｍビット加算回路にフィードバックし、前記計時値の最
   下位ビットに前記第1の比較回路の出力が加算され、順
   次クロック信号に同期して前記ｍビット加算回路にフィ
   ードバックし加算する動作を繰り返し行い、前記第２の
   比較回路にフィードバックされた前記ｍビットＦ／Ｆの
   出力である計時値が前記タップ総数値に一致すると、前
   記第２の比較回路からの出力信号により前記第１のｍビ
   ット選択回路は前記第３の固定値を選択し、前記ｍビッ
   トＦ／Ｆは前記第３の固定値を保持することにより、そ
   れまでの計時値はリセットされ加算を停止し、前記第２
   の比較回路にフィードバックされた前記ｍビットＦ／Ｆ
   の出力である計時値が前記タップ総数値に一致する前に
   前記第２のｍビット選択回路に制御信号としての次のデ
   ータ入力があった場合は、前記ｍビットＦ／Ｆの保持す
   る直前の計時値は前記第１の固定値にリセットされ新た
   に前記第１の固定値をクロック信号に同期して前記ｍビ
   ット加算回路にフィードバックし加算を開始する機能を
   有することを特徴とするディジタルフィルタ。
3. 【請求項３】１ビットのデータ入力に応答して、予め外
   部から指定されたタップ総数値に対応するパルス幅を前
   記データ入力のパルス幅に付加した出力パルスを生成す
   るディジタルフィルタであって、 前記ディジタルフィルタは、ｍビット加算回路の出力を
   第１の入力とし、最下位ビットを“１”にし、且つその
   最下位ビット以外のビットをすべて“０”にした第１の
   固定値を第２の入力とし、すべてのビットを“０”にし
   た第３の固定値を第３の入力とし、前記データ入力と、
   前記第２の比較回路の出力とを制御信号とし、ｍビット
   Ｆ／Ｆに出力するｍビット選択回路（ｍは正の整数、以
   下同じ）と、前記ｍビット選択回路の出力を入力とし、
   クロック信号を制御信号とし、第１の比較回路、第２の
   比較回路及び、ｍビット加算回路とに出力するｍビット
   Ｆ／Ｆと、前記ｍビットＦ／Ｆの出力を第１の入力と
   し、すべてのビットを“０”にした第２の固定値を第２
   の入力とし、データ出力端子及び前記ｍビット加算回路
   とに出力する前記第１の比較回路と、前記ｍビットＦ／
   Ｆの出力を第１の入力とし、前記タップ総数値を第２の
   入力とし、前記ｍビット選択回路に出力する前記第２の
   比較回路と、前記ｍビットＦ／Ｆの出力を第１の入力と
   し、前記第１の比較回路の出力を第２の入力とし、前記
   ｍビット選択回路に出力する前記ｍビット加算回路と、
   を含み、 前記データ入力が、前記ｍビット選択回路に制御信号と
   して入力されると、前記データ入力パルスの立ち上がり
   で前記第１の固定値を選択出力し、 前記データ入力パルスの立ち上がり後の最初のクロック
   信号で前記ｍビットＦ／Ｆが前記第１の固定値を保持す
   ると共に、前記第１の固定値を前記ｍビット加算回路に
   フィードバックし、 前記第１の固定値に前記第１の比較回路の出力が加算さ
   れ前記ｍビット加算回路の出力となり、 又前記ｍビットＦ／Ｆの出力は、前記第２の比較回路に
   も出力され、タップ総数値と比較され一致した場合は、
   一致信号が前記ｍビット選択回路に制御信号として出力
   され、 前記データ入力パルスが前記ｍビット選択回路に入力さ
   れている間は、前記第１の固定値が選択出力された状態
   を継続し、 次に前記データ入力パルスが立ち下がると、前記第２の
   比較回路から一致信号が出力されていない限り、前記ｍ
   ビット選択回路が前記ｍビット加算回路の出力を選択出
   力し、 その後のクロック信号で前記ｍビットＦ／Ｆが前記ｍビ
   ット加算回路で加算された計数値を保持すると共に、前
   記計数値を前記ｍビット加算回路にフィードバックし、 前記計数値の最下位ビットに前記第１の比較回路の出力
   を加算させ、順次クロック信号に同期して前記ｍビット
   加算回路にフィードバックし加算する動作を繰り返し行
   い、 前記第２の比較回路にフィードバックされた前記ｍビッ
   トＦ／Ｆの出力である計数値が前記タップ総数値に一致
   すると、前記第２の比較回路からの一致信号により前記
   ｍビット選択回路は前記第３の固定値を選択し、 前記ｍビットＦ／Ｆは前記第３の固定値を保持すること
   により、それまでの計数値はリセットされ加算を停止
   し、 前記第２の比較回路にフィードバックされた前記ｍビッ
   トＦ／Ｆの出力である計数値が前記タップ総数値に一致
   する前に前記ｍビット選択回路に制御信号としての次の
   データ入力があつた場合は、 前記ｍビットＦ／Ｆの保持する直前の計数値は前記第１
   の固定値にリセットされ新たに前記第１の固定値をクロ
   ック信号に同期して前記ｍビット加算回路にフィードバ
   ックし加算を開始する機能を有することを特徴とするデ
   ィジタルフィルタ。
4. 【請求項４】１ビットのデータ入力に応答して、予め外
   部から指定されたタップ総数値に対応するパルス幅を前
   記データ入力のパルス幅に付加した出力パルスを生成す
   るディジタルフィルタであって、 前記ディジタルフィルタは、ｍビット加算回路の出力を
   第１の入力とし、最下位ビットを“１”にし、且つその
   最下位ビット以外のビットをすべて“０”にした第１の
   固定値を第２の入力とし、すべてのビットを“０”にし
   た第３の固定値を第３の入力とし、前記データ入力と、
   前記第２の比較回路の出力とを制御信号とし、ｍビット
   Ｆ／Ｆに出力するｍビット選択回路（ｍは正の整数、以
   下同じ）と、前記ｍビット選択回路の出力を入力とし、
   クロック信号を制御信号とし、第１の比較回路、第２の
   比較回路及び、ｍビット加算回路とに出力するｍビット
   Ｆ／Ｆと、前記ｍビットＦ／Ｆの出力を第１の入力と
   し、すべてのビットを“０”にした第２の固定値を第２
   の入力とし、データ出力端子及び前記ｍビット加算回路
   とに出力する前記第１の比較回路と、前記ｍビットＦ／
   Ｆの出力を第１の入力とし、前記タップ総数値を第２の
   入力とし、前記ｍビット選択回路に出力する前記第２の
   比較回路と、前記ｍビットＦ／Ｆの出力を第１の入力と
   し、前記第１の比較回路の出力を第２の入力とし、前記
   ｍビット選択回路に出力する前記ｍビット加算回路と、
   を含み、 前記データ入力が、前記ｍビット選択回路に制御信号と
   して入力されると、前記データ入力パルスの立ち上がり
   で前記第１の固定値を選択出力し、 前記データ入力パルスの立ち上がり後の最初のクロック
   信号で前記ｍビットＦ／Ｆが前記第１の固定値を保持す
   ると共に、前記第１の固定値を前記ｍビット加算回路に
   フィードバックし、 前記第１の固定値に前記第１の比較回路の出力が加算さ
   れ前記ｍビット加算回路の出力となり、 又前記ｍビットＦ／Ｆの出力は、前記第２の比較回路に
   も出力され、タップ総数値と比較され一致した場合は、
   一致信号が前記ｍビット選択回路に制御信号として出力
   され、 前記データ入力パルスが前記ｍビット選択回路に入力さ
   れている間は、前記第１の固定値が選択出力された状態
   を継続し、 次に前記データ入力パルスが立ち下がると、前記第２の
   比較回路から一致信号が出力されていない限り、前記ｍ
   ビット選択回路が前記ｍビット加算回路の出力を選択出
   力し、 その後のクロック信号で前記ｍビットＦ／Ｆが前記ｍビ
   ット加算回路で加算された計時値を保持すると共に、前
   記計時値を前記ｍビット加算回路にフィードバックし、 前記計時値の最下位ビットに前記第１の比較回路の出力
   を加算させ、順次クロック信号に同期して前記ｍビット
   加算回路にフィードバックし加算する動作を繰り返し行
   い、 前記第２の比較回路にフィードバックされた前記ｍビッ
   トＦ／Ｆの出力である計時値が前記タップ総数値に一致
   すると、前記第２の比較回路からの一致信号により前記
   ｍビット選択回路は前記第３の固定値を選択し、 前記ｍビットＦ／Ｆは前記第３の固定値を保持すること
   により、それまでの計時値はリセットされ加算を停止
   し、 前記第２の比較回路にフィードバックされた前記ｍビッ
   トＦ／Ｆの出力である計時値が前記タップ総数値に一致
   する前に前記ｍビット選択回路に制御信号としての次の
   データ入力があつた場合は、 前記ｍビットＦ／Ｆの保持する直前の計時値は前記第１
   の固定値にリセットされ新たに前記第１の固定値をクロ
   ック信号に同期して前記ｍビット加算回路にフィードバ
   ックし加算を開始する機能を有することを特徴とするデ
   ィジタルフィルタ。
5. 【請求項５】前記ｍを前記インパルス応答期間に相当す
   るタップ総数値の２の対数を整数に切上げた値に設定し
   たことを特徴とする請求項１乃至４のいずれかに記載の
   ディジタルフィルタ。