JPH082032B2 - スペクトラム拡散通信用相関器 - Google Patents
スペクトラム拡散通信用相関器Info
- Publication number
- JPH082032B2 JPH082032B2 JP2021044A JP2104490A JPH082032B2 JP H082032 B2 JPH082032 B2 JP H082032B2 JP 2021044 A JP2021044 A JP 2021044A JP 2104490 A JP2104490 A JP 2104490A JP H082032 B2 JPH082032 B2 JP H082032B2
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- JP
- Japan
- Prior art keywords
- signal
- input
- output signal
- spreading code
- adder
- Prior art date
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/69—Spread spectrum techniques
- H04B1/707—Spread spectrum techniques using direct sequence modulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、クレーン等のラジオコントロール制御、構
内通信あるいは秘話通信等に利用されるスペクトラム拡
散通信装置に使用可能な相関器に関し、特に、マッチド
フィルタ方式の相関器に関する。
内通信あるいは秘話通信等に利用されるスペクトラム拡
散通信装置に使用可能な相関器に関し、特に、マッチド
フィルタ方式の相関器に関する。
（従来の技術） 従来から、スペクトラム拡散通信が秘話通信、遠隔制
御、ローカルエリアネットワーク等種々の分野で研究さ
れまた一部では実用化されている。
御、ローカルエリアネットワーク等種々の分野で研究さ
れまた一部では実用化されている。
スペクトラム拡散通信の一方式として直接拡散（DS）
方式があるが、受信信号を復号するために、送信側と受
信側との同期をとる必要がある。
方式があるが、受信信号を復号するために、送信側と受
信側との同期をとる必要がある。
通常、拡散信号の復号には相関復号を行うが、この一
方式として遅延ロックループ（DLL）を用いる方式があ
る。DLL方式の場合、同期補足の時間や安定動作の点で
問題があり、近年、マッチドフィルタ（適応フィルタ）
方式のものが注目されている。
方式として遅延ロックループ（DLL）を用いる方式があ
る。DLL方式の場合、同期補足の時間や安定動作の点で
問題があり、近年、マッチドフィルタ（適応フィルタ）
方式のものが注目されている。
マッチドフィルタとして、弾性表面波（SAW）を使用
する方式、デジタル回路を使用する方式等があり、高速
同期が可能なこと、動作が安定であること等の利点を有
する。しかし、SAWを使用する方式は、伝搬時の信号減
衰等の問題がある。
する方式、デジタル回路を使用する方式等があり、高速
同期が可能なこと、動作が安定であること等の利点を有
する。しかし、SAWを使用する方式は、伝搬時の信号減
衰等の問題がある。
マッチドフィルタを用いた相関演算は、以下の式で表
される。
される。
ここで、dkは入力信号、P(k+n)は拡散符号の各ピッ
ト、Ｎは拡散符号のコード長である。
ト、Ｎは拡散符号のコード長である。
従って、拡散符号のコード長に等しい回数Ｎ回だけ積
和演算を行うことにより上式を実現できる。
和演算を行うことにより上式を実現できる。
第３図に、デジタル回路で上式を実現した従来のマッ
チドフィルタのブロック図を示す。
チドフィルタのブロック図を示す。
第３図において、301はシフトレジスタ、302は乗算
器、303は加算器である。送信側から受信した入力信号V
iは、ベースバンド信号を拡散符号により拡散した信号
であり、シフトレジスタ301に順次入力される。シフト
レジスタ301に格納されたデータd0〜dNは、各々、送信
側の拡散符号と同一の拡散符号と乗算される。即ち、拡
散符号の各ピットP0〜PNと乗算器302により乗算され
る。その後、加算器303により加算され、ベースバンド
信号に相当する相関出力信号V0が得られる。
器、303は加算器である。送信側から受信した入力信号V
iは、ベースバンド信号を拡散符号により拡散した信号
であり、シフトレジスタ301に順次入力される。シフト
レジスタ301に格納されたデータd0〜dNは、各々、送信
側の拡散符号と同一の拡散符号と乗算される。即ち、拡
散符号の各ピットP0〜PNと乗算器302により乗算され
る。その後、加算器303により加算され、ベースバンド
信号に相当する相関出力信号V0が得られる。
（発明が解決しようとする問題点） 第３図のように構成されたマッチドフィルタにより、
高速同期、動作の安定化を図ることが可能である。
高速同期、動作の安定化を図ることが可能である。
しかしながら、Ｎ個の乗算器、Ｎタップの加算器を使
用しているため、回路構成が複雑であり又、高価になる
という問題があった。さらに、デジタル方式の場合、乗
算器の演算速度に限界があり、処理速度を上げられない
という問題があった。
用しているため、回路構成が複雑であり又、高価になる
という問題があった。さらに、デジタル方式の場合、乗
算器の演算速度に限界があり、処理速度を上げられない
という問題があった。
本発明は前記問題点に鑑みなされたもので、簡単な構
造で高速同期可能なスペクトラム拡散通信用相関器を提
供することを目的としている。
造で高速同期可能なスペクトラム拡散通信用相関器を提
供することを目的としている。
（問題を解決するための手段） 本発明のスペクトラム拡散通信用相関器は、入力信号
をデジタル信号に変換するアナログ／デジタル変換器
と、前記アナログ／デジタル変換器の出力信号を記憶す
る記憶装置と、送信側の拡散符号と同一の拡散符号で高
い電圧レベルと低い電圧レベルからなる出力信号を出力
する拡散符号発生器と、前記拡散符号発生器の出力信号
の電圧レベルに応答し前記電圧レベルが低いときに前記
記憶装置の出力信号を反転する反転器と、前記反転器の
出力信号を累積加算する加算器とを備えている。
をデジタル信号に変換するアナログ／デジタル変換器
と、前記アナログ／デジタル変換器の出力信号を記憶す
る記憶装置と、送信側の拡散符号と同一の拡散符号で高
い電圧レベルと低い電圧レベルからなる出力信号を出力
する拡散符号発生器と、前記拡散符号発生器の出力信号
の電圧レベルに応答し前記電圧レベルが低いときに前記
記憶装置の出力信号を反転する反転器と、前記反転器の
出力信号を累積加算する加算器とを備えている。
（作用） 拡散符号発生器から送信側の拡散符号と同一の拡散符
号を発生し、前記拡散符号中の電圧レベルが高いとき
（１のとき）記憶手段の出力信号は反転せず、拡散符号
中の電圧レベルが低いとき（０のとき）記憶手段の出力
信号を反転する。この反転器の出力信号を累積加算し、
相関出力信号を得る。
号を発生し、前記拡散符号中の電圧レベルが高いとき
（１のとき）記憶手段の出力信号は反転せず、拡散符号
中の電圧レベルが低いとき（０のとき）記憶手段の出力
信号を反転する。この反転器の出力信号を累積加算し、
相関出力信号を得る。
（実施例） 第１図は、本発明のスペクトラム拡散通信用相関器の
ブロック図である。
ブロック図である。
第１図において、基準信号発生器101が発生する基準
周波数の信号Vrは拡散符号発生器103の制御端子および
タイミング信号発生器102の制御端子に入力される。拡
散符号発生器103は、信号Vrに同期して、送信側（図示
せず）と同一の拡散符号を発生する。一般に、拡散符号
としてはPN（Pseudo Noise）符号が使用される。本実施
例でも拡散符号として、ベースバンド信号と同一周期の
PN信号を使用してる。タイミング信号発生器102はカウ
ンタ等により構成されており、信号Vrを計数して各種の
タイミング信号を発生する。アドレス信号発生器104は
エンコーダにより構成されており、等価的には、１サイ
クルごとにカウント値が増加するプログラムカウンタ
（PC）と、タイミング信号発生器102からの信号を計数
し前記PCの出力信号を加算する加算器とにより構成され
る。このように構成されたアドレス信号発生器104は、
その制御端子に順次入力されるタイミング信号発生器10
2からのタイミング信号をエンコードし、順次、アドレ
ス信号Vaとして記憶装置105に入力する。
周波数の信号Vrは拡散符号発生器103の制御端子および
タイミング信号発生器102の制御端子に入力される。拡
散符号発生器103は、信号Vrに同期して、送信側（図示
せず）と同一の拡散符号を発生する。一般に、拡散符号
としてはPN（Pseudo Noise）符号が使用される。本実施
例でも拡散符号として、ベースバンド信号と同一周期の
PN信号を使用してる。タイミング信号発生器102はカウ
ンタ等により構成されており、信号Vrを計数して各種の
タイミング信号を発生する。アドレス信号発生器104は
エンコーダにより構成されており、等価的には、１サイ
クルごとにカウント値が増加するプログラムカウンタ
（PC）と、タイミング信号発生器102からの信号を計数
し前記PCの出力信号を加算する加算器とにより構成され
る。このように構成されたアドレス信号発生器104は、
その制御端子に順次入力されるタイミング信号発生器10
2からのタイミング信号をエンコードし、順次、アドレ
ス信号Vaとして記憶装置105に入力する。
一方、受信部（図示せず）でFM（Frequency Modulati
on）復調等の処理を施された入力信号Viは、アナログ／
デジタル（A/D）変換器106に入力される。ここで、入力
信号Viは、ベースバンド信号を送信側の拡散符号で拡散
した信号である。A/D変換器106の制御端子にはタイミン
グ信号発生器102から、A/D変換動作を制御するためのタ
イミング信号A/Dが入力される。A/D変換器106の出力信
号は記憶装置105の入力端子に入力される。記憶装置105
はタイミング信号発生器からの読出し／書込み信号R/W
に応答してA/D変換器106の出力信号を記憶し又、その記
憶データを符号反転器107に入力する。符号反転器107
は、２の補数回路等、種々の回路により構成できるもの
である。符号反転器107は記憶装置105からの信号を、拡
散符号発生器103からの拡散符号Vpの電圧レベルに応じ
て反転し、加算部108の一方の入力端子に入力する。加
算部108は、２入力端子の加算回路で構成される。加算
部108の出力信号は、ラッチ回路109に入力される。ラッ
チ回路109の出力信号はラッチ回路111を介して相関出力
信号VOとして出力される一方、ラッチ回路110を介して
加算部108の他方の入力端子に入力される。ラッチ回路1
09〜111の各制御端子には、タイミング信号発生器102か
らのタイミング信号が入力される。加算部108、ラッチ
回路109〜111は累積加算器112を構成している。ラッチ
回路111からの相関出力信号VOはデジタル信号であるた
め、アナログ出力信号を所望する場合は、デジタル／ア
ナログ（D/A）変換器113を設けてアナログ信号に変換
し、アナログ出力信号VSを得る。アナログ信号に変換す
る必要がなければD/A変換器113は不要である。
on）復調等の処理を施された入力信号Viは、アナログ／
デジタル（A/D）変換器106に入力される。ここで、入力
信号Viは、ベースバンド信号を送信側の拡散符号で拡散
した信号である。A/D変換器106の制御端子にはタイミン
グ信号発生器102から、A/D変換動作を制御するためのタ
イミング信号A/Dが入力される。A/D変換器106の出力信
号は記憶装置105の入力端子に入力される。記憶装置105
はタイミング信号発生器からの読出し／書込み信号R/W
に応答してA/D変換器106の出力信号を記憶し又、その記
憶データを符号反転器107に入力する。符号反転器107
は、２の補数回路等、種々の回路により構成できるもの
である。符号反転器107は記憶装置105からの信号を、拡
散符号発生器103からの拡散符号Vpの電圧レベルに応じ
て反転し、加算部108の一方の入力端子に入力する。加
算部108は、２入力端子の加算回路で構成される。加算
部108の出力信号は、ラッチ回路109に入力される。ラッ
チ回路109の出力信号はラッチ回路111を介して相関出力
信号VOとして出力される一方、ラッチ回路110を介して
加算部108の他方の入力端子に入力される。ラッチ回路1
09〜111の各制御端子には、タイミング信号発生器102か
らのタイミング信号が入力される。加算部108、ラッチ
回路109〜111は累積加算器112を構成している。ラッチ
回路111からの相関出力信号VOはデジタル信号であるた
め、アナログ出力信号を所望する場合は、デジタル／ア
ナログ（D/A）変換器113を設けてアナログ信号に変換
し、アナログ出力信号VSを得る。アナログ信号に変換す
る必要がなければD/A変換器113は不要である。
第２図は、第１図の相関器のタイミング図である。
以下、第１図、第２図を用いて本実施例の動作を説明
する。
する。
タイミング信号発生器102は基準信号発生器101の出力
信号Vrに応答して、読出し／書込み信号R/W、A/D変換用
タイミング信号AD、ラッチ制御信号LE1〜LE3等を第２図
に示すタイミングで発生する。A/D変換器106は信号ADの
立上りに応答して、入力信号Viをサンプリング後デジタ
ル信号に変換し、記憶装置105の入力端子に入力する。
ここで、A/D変換器106は、入力信号Viの各ビットを複数
回（ｎ回）デジタル信号に変換する。本実施例では各ビ
ットを半周期ずらして２回づつデジタル信号に変換する
ものとする。
信号Vrに応答して、読出し／書込み信号R/W、A/D変換用
タイミング信号AD、ラッチ制御信号LE1〜LE3等を第２図
に示すタイミングで発生する。A/D変換器106は信号ADの
立上りに応答して、入力信号Viをサンプリング後デジタ
ル信号に変換し、記憶装置105の入力端子に入力する。
ここで、A/D変換器106は、入力信号Viの各ビットを複数
回（ｎ回）デジタル信号に変換する。本実施例では各ビ
ットを半周期ずらして２回づつデジタル信号に変換する
ものとする。
まず、信号R/Wが書込み信号Ｗの場合、記憶装置105は
アドレス信号Vaに対応するアドレスに、A/Dコンバータ1
06からのデジタル信号を記憶する。前記のように、入力
信号Viの各ビットは半周期ずらして２回づつデジタル信
号に変換されるので、入力信号Viのビット長をＮとすれ
ば、１ビット長につき2N個の信号が記憶されることとな
る。記憶装置105には、後述するような１データの積和
演算を行う間、すくなくともその時点のＮ回前までのデ
ータを格納している。
アドレス信号Vaに対応するアドレスに、A/Dコンバータ1
06からのデジタル信号を記憶する。前記のように、入力
信号Viの各ビットは半周期ずらして２回づつデジタル信
号に変換されるので、入力信号Viのビット長をＮとすれ
ば、１ビット長につき2N個の信号が記憶されることとな
る。記憶装置105には、後述するような１データの積和
演算を行う間、すくなくともその時点のＮ回前までのデ
ータを格納している。
次に、信号R/Wが読出し信号Ｒになると、記憶装置105
からはアドレス信号Vaに応答して、奇数番目の記憶信号
が先入／先出（FIFO）方式で順次符号反転器107に入力
される。一方、拡散符号発生器103は、信号Vrに応答し
て、拡散符号Vpを符号反転器107の制御端子に入力す
る。符号反転器107は、拡散符号Vpの電圧レベルが１の
ときは記憶装置105からの信号を反転せずに、又、電圧
レベルが０のときは反転して順次出力する。これにより
乗算動作が行なわれる。符号反転器107の出力信号V
fは、加算部108の一方の入力端子に入力する。加算部10
8は、その両入力端子の入力信号を加算し、ラッチ回路1
09に入力する。ラッチ回路109は、タイミング信号発生
器102からのラッチ信号LE1の立上りに応答して入力され
た信号をラッチするとともに、ラッチ回路110、111にラ
ッチした信号を入力する。ラッチ回路110は、ラッチ信
号LE2の立上りに応答してその入力信号をラッチすると
ともに、加算部108の他方の入力端子にラッチした信号
を入力する。その一方、ラッチ回路111は、ラッチ信号L
E3の立上りに応答してその入力信号をラッチするととも
に相関出力信号VOを出力する。相関出力信号VOは、D/A
変換器113によりアナログ出力信号VSに変換される。加
算部108およびラッチ回路109〜111は、第２図に示すタ
イミングで前記動作を繰り返し、信号Vfの累積加算が行
われる。
からはアドレス信号Vaに応答して、奇数番目の記憶信号
が先入／先出（FIFO）方式で順次符号反転器107に入力
される。一方、拡散符号発生器103は、信号Vrに応答し
て、拡散符号Vpを符号反転器107の制御端子に入力す
る。符号反転器107は、拡散符号Vpの電圧レベルが１の
ときは記憶装置105からの信号を反転せずに、又、電圧
レベルが０のときは反転して順次出力する。これにより
乗算動作が行なわれる。符号反転器107の出力信号V
fは、加算部108の一方の入力端子に入力する。加算部10
8は、その両入力端子の入力信号を加算し、ラッチ回路1
09に入力する。ラッチ回路109は、タイミング信号発生
器102からのラッチ信号LE1の立上りに応答して入力され
た信号をラッチするとともに、ラッチ回路110、111にラ
ッチした信号を入力する。ラッチ回路110は、ラッチ信
号LE2の立上りに応答してその入力信号をラッチすると
ともに、加算部108の他方の入力端子にラッチした信号
を入力する。その一方、ラッチ回路111は、ラッチ信号L
E3の立上りに応答してその入力信号をラッチするととも
に相関出力信号VOを出力する。相関出力信号VOは、D/A
変換器113によりアナログ出力信号VSに変換される。加
算部108およびラッチ回路109〜111は、第２図に示すタ
イミングで前記動作を繰り返し、信号Vfの累積加算が行
われる。
ラッチ信号LE3の周期が１積和動作期間に相当し、こ
の期間内で、基準信号発生器101の出力信号Vrに従って
Ｎ回の積和動作が行われる。
の期間内で、基準信号発生器101の出力信号Vrに従って
Ｎ回の積和動作が行われる。
信号Vrにおける時点０は、現在の入力データのＮサン
プル前のデータであり、ここから１積和動作が開始され
る。前述したような奇数番目の信号処理が終了後、偶数
番目の信号についても同じ処理を行ない、１サイクルの
動作が終了する。
プル前のデータであり、ここから１積和動作が開始され
る。前述したような奇数番目の信号処理が終了後、偶数
番目の信号についても同じ処理を行ない、１サイクルの
動作が終了する。
奇数番目と偶数番目の信号について相関演算処理を行
っているため、PN信号Vpと信号ViのPN符号との位相が半
周期ずれていても、奇数番目あるいは偶数番目の信号の
いずれかと同期がとれるので、高速同期が可能になる。
っているため、PN信号Vpと信号ViのPN符号との位相が半
周期ずれていても、奇数番目あるいは偶数番目の信号の
いずれかと同期がとれるので、高速同期が可能になる。
時点（Ｎ−１）で新しいデータのサンプリングを行な
い、以後同様の動作を行なう。
い、以後同様の動作を行なう。
上述した動作を、各サイクルごとに位相を１データず
つずらし、非同期の相関演算を行なう。即ち、次のサイ
クルは、信号Vrの時点１から０までである。前記のデー
タの位相をずらす操作は、アドレス信号発生器104内のP
Cが各サイクルごとに１増加し、アドレス信号Vaを１ア
ドレスずつずらすことにより実現している。
つずらし、非同期の相関演算を行なう。即ち、次のサイ
クルは、信号Vrの時点１から０までである。前記のデー
タの位相をずらす操作は、アドレス信号発生器104内のP
Cが各サイクルごとに１増加し、アドレス信号Vaを１ア
ドレスずつずらすことにより実現している。
相関出力信号VOには、拡散符号の同期がとれたとき正
のピーク値が生じ、逆相関のとき負のピーク値が生じ
る。従って、信号VSには、相関出力信号VOの正、負のピ
ーク値が発生した時点に対応する位置に、第２図に示す
ような正、負のピーク信号が得られる。ベースバンドデ
ータの周期とPN符号の周期とを同一にしているため、正
のピークがベースバンドデータの後縁部に相当すること
となり、この点で同期がとれたことになる。
のピーク値が生じ、逆相関のとき負のピーク値が生じ
る。従って、信号VSには、相関出力信号VOの正、負のピ
ーク値が発生した時点に対応する位置に、第２図に示す
ような正、負のピーク信号が得られる。ベースバンドデ
ータの周期とPN符号の周期とを同一にしているため、正
のピークがベースバンドデータの後縁部に相当すること
となり、この点で同期がとれたことになる。
尚、本実施例では、奇数番目と偶数番目の信号につい
て相関演算処理を行っているため、PN信号Vpと信号Viの
PN符号との位相が半周期ずれていても、奇数番目あるい
は偶数番目の信号のいずれかと同期がとれるため高速同
期が可能になるが、さらなる高速同期を必要としなけれ
ば、回路構成を簡略化するために除去してもよい。
て相関演算処理を行っているため、PN信号Vpと信号Viの
PN符号との位相が半周期ずれていても、奇数番目あるい
は偶数番目の信号のいずれかと同期がとれるため高速同
期が可能になるが、さらなる高速同期を必要としなけれ
ば、回路構成を簡略化するために除去してもよい。
また、出力信号をアナログ信号に変換する必要がなけ
れば、D/A変換器113は不要である。
れば、D/A変換器113は不要である。
以上の如く、本実施例は従来の乗算器の代わりに符号
反転器107を用いているので、簡単な構成により高速処
理が可能となる。
反転器107を用いているので、簡単な構成により高速処
理が可能となる。
加算器として２入力端子の加算部108と複数個のラッ
チ回路109〜111により累積加算器112を構成しているの
で、端子数の少ない加算器を実現できる。
チ回路109〜111により累積加算器112を構成しているの
で、端子数の少ない加算器を実現できる。
また、構成が簡単なため回路の累積遅延が少なく、高
速処理が可能となる。
速処理が可能となる。
さらに、デジタル方式の非同期動作であるため、極め
て安定な動作を行うことが可能で又、高速同期が可能と
なる。
て安定な動作を行うことが可能で又、高速同期が可能と
なる。
（発明の効果） 以上述べた如く本発明は、従来の乗算器を用いること
なく、反転器と加算器により積和演算を行っているの
で、構成を簡単にすることが可能となる。
なく、反転器と加算器により積和演算を行っているの
で、構成を簡単にすることが可能となる。
また、構成が簡単なため回路の累積遅延が少なく、高
速処理が可能となる。
速処理が可能となる。
さらに、デジタル方式の非同期動作であるため、極め
て安定な動作および高速同期が可能となる。
て安定な動作および高速同期が可能となる。
第１図は本発明のブロック図、第２図は第１図の回路の
タイミング図、第３図は従来の相関器のブロック図であ
る。 101:基準信号発生器、102:タイミング信号発生器、103:
拡散符号発生器、104:アドレス信号発生器、105:記憶装
置、106:A/Dコンバータ、107:符号反転器、108:加算
部、109〜111:ラッチ回路、112:加算器、113:D/A変換
器、301:シフトレジスタ、302:乗算器、303:加算器
タイミング図、第３図は従来の相関器のブロック図であ
る。 101:基準信号発生器、102:タイミング信号発生器、103:
拡散符号発生器、104:アドレス信号発生器、105:記憶装
置、106:A/Dコンバータ、107:符号反転器、108:加算
部、109〜111:ラッチ回路、112:加算器、113:D/A変換
器、301:シフトレジスタ、302:乗算器、303:加算器
Claims (1)
- 【請求項１】入力信号をデジタル信号に変換するアナロ
グ／デジタル変換器と、前記アナログ／デジタル変換器
の出力信号を記憶する記憶装置と、送信側の拡散符号と
同一の拡散符号で高い電圧レベルと低い電圧レベルから
なる出力信号を出力する拡散符号発生器と、前記拡散符
号発生器の出力信号の電圧レベルに応答し前記電圧レベ
ルが低いときに前記記憶装置の出力信号を反転する反転
器と、前記反転器の出力信号を累積加算する加算器とを
備えて成るスペクトラム拡散通信用相関器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021044A JPH082032B2 (ja) | 1990-01-31 | 1990-01-31 | スペクトラム拡散通信用相関器 |
| US07/648,297 US5144640A (en) | 1990-01-31 | 1991-01-31 | Correlation device for spectrum spread communication |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021044A JPH082032B2 (ja) | 1990-01-31 | 1990-01-31 | スペクトラム拡散通信用相関器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03226135A JPH03226135A (ja) | 1991-10-07 |
| JPH082032B2 true JPH082032B2 (ja) | 1996-01-10 |
Family
ID=12043935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021044A Expired - Fee Related JPH082032B2 (ja) | 1990-01-31 | 1990-01-31 | スペクトラム拡散通信用相関器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5144640A (ja) |
| JP (1) | JPH082032B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420887A (en) * | 1992-03-26 | 1995-05-30 | Pacific Communication Sciences | Programmable digital modulator and methods of modulating digital data |
| USH1626H (en) * | 1993-01-28 | 1997-01-07 | Kersey; Alan D. | Fiber optic network system with low crosstalk using code-division multiplexing |
| JP2778398B2 (ja) * | 1993-02-24 | 1998-07-23 | 松下電器産業株式会社 | ディジタル相関器 |
| US5335248A (en) * | 1993-06-17 | 1994-08-02 | Rockwell International Corporation | Apparatus for correlating multi-frequency signals |
| US5768306A (en) * | 1993-09-06 | 1998-06-16 | Ntt Mobile Communications Network, Inc. | Sliding correlator used in CDMA systems to establish initial synchronization |
| US5454009A (en) * | 1994-01-13 | 1995-09-26 | Scientific-Atlanta, Inc. | Method and apparatus for providing energy dispersal using frequency diversity in a satellite communications system |
| JP3884115B2 (ja) * | 1996-12-10 | 2007-02-21 | 三菱電機株式会社 | デジタルマッチドフィルタ |
| US5793318A (en) * | 1997-02-05 | 1998-08-11 | Hewlett-Packard Company | System for preventing of crosstalk between a raw digital output signal and an analog input signal in an analog-to-digital converter |
| US6438182B1 (en) | 1999-03-02 | 2002-08-20 | Harris Corporation | Correlator with serial-parallel partition |
| US6038271A (en) * | 1999-03-02 | 2000-03-14 | Harris Corporation | Correlator with cascade data paths to facilitate expansion of correlator length |
| US6493405B1 (en) | 1999-03-02 | 2002-12-10 | Harris Corporation | Correlator having enhanced memory for reference and input data |
| US7103095B2 (en) * | 2000-03-06 | 2006-09-05 | Texas Instruments Incorporated | Spread spectrum code correlator |
| JP5920081B2 (ja) * | 2012-07-19 | 2016-05-18 | セイコーエプソン株式会社 | 非同期相関演算回路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4149121A (en) * | 1977-06-23 | 1979-04-10 | Ncr Corporation | Four phase to two phase correlator |
| US4730340A (en) * | 1980-10-31 | 1988-03-08 | Harris Corp. | Programmable time invariant coherent spread symbol correlator |
| US4400790A (en) * | 1981-01-06 | 1983-08-23 | E-Systems, Inc. | Transversal correlator |
| US4707839A (en) * | 1983-09-26 | 1987-11-17 | Harris Corporation | Spread spectrum correlator for recovering CCSK data from a PN spread MSK waveform |
| FR2629931B1 (fr) * | 1988-04-08 | 1991-01-25 | Lmt Radio Professionelle | Correlateur numerique asynchrone et demodulateurs comportant un tel correlateur |
| JPH0710054B2 (ja) * | 1988-06-21 | 1995-02-01 | 三菱電機株式会社 | ディジタル相関器 |
| US4964138A (en) * | 1988-11-15 | 1990-10-16 | Agilis Corporation | Differential correlator for spread spectrum communication system |
| JPH0777359B2 (ja) * | 1989-05-18 | 1995-08-16 | クラリオン株式会社 | 弾性表面波コンボルバの相関処理装置 |
| US5016255A (en) * | 1989-08-07 | 1991-05-14 | Omnipoint Data Company, Incorporated | Asymmetric spread spectrum correlator |
| US5022047A (en) * | 1989-08-07 | 1991-06-04 | Omnipoint Data Corporation | Spread spectrum correlator |
-
1990
- 1990-01-31 JP JP2021044A patent/JPH082032B2/ja not_active Expired - Fee Related
-
1991
- 1991-01-31 US US07/648,297 patent/US5144640A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5144640A (en) | 1992-09-01 |
| JPH03226135A (ja) | 1991-10-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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